[发明专利]一种存储器接口访问控制方法及装置

说明书

技术领域

本发明涉及DDR(Double Data Rate，双倍速率同步动态随机存储器)技术领域，更具体地，涉及一种存储器接口访问方法及装置。

背景技术

DDRX类型存储器在各种通信设备中得到广泛应用，包括DDR、DDRII以及DDRIII等采用双倍速率的数据总线存储器，相对于SSRAM(Synchronous Static Random Access Memory，同步静态随机存取存储器)，以单位存储密度大(单颗粒可达1Gbit)，接口速率高(最高可达1.333Ghz)，成本低，等优势，成为存储器中最重要的器件之一。

为了实现上述种种的优异特性，在器件的设计上也必然需要付出很多代价。为实现单片更大存储容量的指标，需要在每个存储单元尽可能采用更少的晶体管(SSRAM每个存储单元至少需要六个晶体管)，但同时也使得访问控制电路的复杂性提高。为提高接口速率，则需要采用更高的预存取倍数。由于单颗粒地址空间提高，为减少地址管脚的数量，外部地址寻址都采用行列寻址方式，将寻址命令分解两步完成，等等。这些技术使得存储器的读写访问接口日趋复杂，指令带宽比例也随着提高。

DDRX存储器接口速率已经提高到吉赫兹数量级，但是实际接口访问带宽却并不能达到很高的利用率。图1示出了一个典型的DDRX接口读写访问时序图，主要的操作步骤包括：上电初始化、模式寄存器加载、Active(激活)、Write(写)、Read(读)、Precharge(预充电)、Refresh(刷新)等。上电初始化和模式寄存器只在Power up(上电)时执行一次，对效率影响不大。因此，对存储的单元访问主要围绕着Active、Write、Read、Precharge、Refresh这几个命令展开。以DDR器件为例，Burst(突发)长度为8时，有效带宽44％，Burst长度为4时，有效带宽降到22％，Burst长度为2时，有效带宽降到11％。当然，如果使读写地址始终都能够连续操作，读写带宽理论可以达到99％，但这仅限于器件的理论值，在实际应用中读写地址分布是随机的。除了必要开销操作以外，DDRX访问时序还有一些限制，以DDR器件为例，涉及的主要参数如下表1所示。

表1

其中最主要影响性能的参数是tRC(即Active到Active的时间间隔)，当Burst长度为8，一次突发读写长度为9tCK(tCK指时钟周期)，tRC还没成为制约瓶颈。而当Burst长度为2时，一次突发读写长度为6tCK，此时需要增加3个NOP(空)操作，才能满足tRC要求，这使得有效数据吞吐率进一步降低。

在实际的DDR存储器设计中，为提高接口带宽多采用32位宽的器件类型，在Burst为2一次突发可以存取8个字节内容，在一些数据表项较短的应用中，采用更高Burst长度对提高效率并无益处。由此，在现有的应用场合下，DDRX有效带宽非常低，无论多高速率的接口，带宽资源实际利用率只有十分之一左右。

发明内容

本发明解决的技术问题是提供一种存储器接口访问控制方法及装置，提高DDR存储器的访问效率，有效提高存储器带宽利用率。

为解决上述技术问题，本发明提供了一种存储器访问接口控制装置，所述装置包括依次相连的：地址控制器、指令队列和指令队列扫描器，其中，所述地址控制器与数据存储应用层相连，所述指令队列扫描器与所述存储器的接口控制器相连，

所述地址控制器用于，将所述数据存储应用层发出的指令分别映射到存储器的不同空间，并将不同空间的读写指令发送到相应的指令队列中；

指令队列用于，缓存收到的读写指令；

队列扫描器用于，依次从所述各指令队列中读取读写指令，发送到所述存储器的接口控制器。

进一步地，所述地址控制器用于，根据所述读写指令中的数据存储应用层访问地址，将所述读写指令的地址映射到所述存储器的相应空间中。

进一步地，所述指令队列的个数与所述存储器的片(BANK)的数目相同。

进一步地，所述地址控制器用于，按照以下方式将所述读写指令映射到所述存储器的不同空间中：

设数据存储应用层的地址访问空间大小为M，存储器的空间大小为P，存储器的BANK数为N，则数据存储应用层访问地址m经过映射后转换后的访问地址m’为：