[发明专利]可调节沟道应力的器件与方法

说明书

技术领域

本发明涉及一种半导体器件及其备方法，特别涉及一种可调节沟道应力的器件与方法。

背景技术

理论和经验研究已经证实，当将应力施加到晶体管的沟道中时，晶体管的载流子迁移率会得以提高或降低；然而，还已知，电子和空穴对相同类型的应力具有不同的响应。例如，在电流流动的纵向上施加压应力对空穴迁移率有利，但是对电子迁移率有害。在纵向上施加拉应力对电子迁移率有利，但是对空穴迁移率有害。随着器件特征尺寸的不断缩小，以提高沟道载流子迁移率为目的的应力沟道工程起到越来越重要的作用。多种单轴工艺诱致应力被集成到器件工艺中。从单轴工艺诱致应力的最优引入方向方面来说，对于NMOS器件，在如图1所示的沿沟道方向即X方向上引入张应力以及在垂直于沟道方向即Z方向上引入压应力对提高其沟道中电子的迁移率最有效；另一方面，对于PMOS器件，在X方向上引入压应力对提高其沟道中空穴的迁移率最有效。根据这一理论，已发展了许多方法，其中一种方法是产生“全局应力”，也即，施加到从衬底产生的整体晶体管器件区域的应力，全局应力是利用如下结构产生的，例如SiGe应力松弛缓冲层，SiC应力松弛缓冲层或绝缘体上的硅锗结构。另一种方法是产生“局部应力”，也即，从局部结构仅仅施加到与该沟道相邻的局部区域的应力，局部应力是例如如下结构所产生的：产生应力的浅槽隔离结构、(双)应力衬里、PMOS的源/漏极(S/D)区域中嵌入的SiGe(e-SiGe)结构、PMOS的源/漏极(S/D)区域中嵌入的∑形SiGe结构、NMOS的源/漏极(S/D)区域中嵌入的SiC(e-SiC)结构等。但是，上述改变沟道中应力的方法有的需要复杂的工艺，有的容易向沟道引入缺陷，另一方面，随着器件特征尺寸的不断缩小，上述方法所带来的诱致应力效应在不断减弱。

考虑到上述原因，仍然存在提供其中对于NMOS和PMOS器件都实现可调节沟道应力的半导体结构的需求。

发明内容

为了实现上述目的，本发明第一方面提供一种MOS器件，包括半导体衬底；形成在半导体衬底上的沟道；形成在沟道上的栅介电层；形成在栅介电层上的栅极导体；以及形成在栅极两侧的源极与漏极；其中所述栅极导体具有产生施加到沟道中的第一应力以调节沟道中载流子的迁移率的形状。

本发明第二方面提供一种用于制造MOS器件的方法，包括提供半导体衬底；在半导体衬底上形成沟道；在沟道上形成栅介电层；在栅介电层上形成栅极导体；以及在栅极两侧形成源极与漏极；其中通过刻蚀工艺改变栅极导体的形状以调节所述沟道中的应力，从而调节沟道中载流子的迁移率。

本发明第三方面提供一种CMOS器件，包括第一类型的晶体管和与之互补的第二类型的晶体管，其中第一类型的晶体管和第二类型的晶体管分别包括本发明第一方面所述的MOS器件。

本发明第四方面提供一种用于制造CMOS器件的方法，包括形成第一类型的晶体管和与之互补的第二类型的晶体管，其中形成第一类型的晶体管和第二类型的晶体管分别包括执行本发明第二方面所述的步骤。

附图说明

为了更好地理解本发明并且示出如何使其生效，现在将通过示例来参考附图，其中：

图1是从单轴工艺向沟道诱致应力的最优引入方向的示意图；

图2a是根据本发明一个实施例的NMOS器件的示意图。

图2b-h示出制作根据本发明一个实施例的NMOS器件的步骤。

图3是根据本发明另一个实施例的PMOS器件的示意图。

图4是根据本发明另一个实施例的CMOS器件的示意图。

具体实施方式

下面，参考附图描述本发明的实施例的一个或多个方面，其中在整个附图中一般用相同的参考标记来指代相同的元件。在下面的描述中，为了解释的目的，阐述了许多特定的细节以提供对本发明实施例的一个或多个方面的彻底理解。然而，对本领域技术人员来说可以说显而易见的是，可以利用较少程度的这些特定细节来实行本发明实施例的一个或多个方面。

另外，虽然就一些实施方式中的仅一个实施方式来公开实施例的特定特征或方面，但是这样的特征或方面可以结合对于任何给定或特定应用来说可能是期望的且有利的其它实施方式的一个或多个其它特征或方面。

第一实施例