[发明专利]一种支持多种主机接口的实现方法及其系统有效
申请号: | 201010576615.0 | 申请日: | 2010-12-07 |
公开(公告)号: | CN102541797A | 公开(公告)日: | 2012-07-04 |
发明(设计)人: | 田泽;郭蒙;赵强;廖寅龙;蔡叶芳 | 申请(专利权)人: | 中国航空工业集团公司第六三一研究所 |
主分类号: | G06F13/40 | 分类号: | G06F13/40 |
代理公司: | 西安智邦专利商标代理有限公司 61211 | 代理人: | 商宇科 |
地址: | 710068 *** | 国省代码: | 陕西;61 |
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摘要: | |||
搜索关键词: | 一种 支持 多种 主机 接口 实现 方法 及其 系统 | ||
技术领域
本发明属于计算机领域,涉及一种支持多种主机接口的实现方法及其系统。
背景技术
在航空电子系统中,1553B总线接口模块与主机通信的数据总线常用的有LBE-486、LBE-PPC、VME、PCI/PCI-E桥局部总线等。传统的解决方案是:针对不同的应用环境,设计不同的接口电路,该方式设计繁琐、重复,可移植性差等问题。
发明内容
为了解决背景技术中存在的上述技术问题,本发明提供了一种简单易行、简化操作、可移植性强以及应用范围广的支持多种主机接口的实现方法及其系统。
本发明的技术解决方案是:本发明提供了一种支持多种主机接口的实现方法,其特殊之处在于:所述方法包括以下步骤:
1)对主机接口进行编码;
2)对编码的主机接口进行时序转换得到通用存储器接口信号;
3)将步骤2)所得到的信号进行输出。
上述步骤2)的具体实现方式是:
2.1)判断主机接口类型;
2.2)根据主机接口类型选择状态机进行时序转换。
上述主机接口是一个或多个。
上述主机接口是多个时,所述主机类型对应的也是多个。
上述主机类型是486、PowerPC、VME或PCI。
一种支持多种主机接口的实现系统,其特殊之处在于:所述支持多种主机接口的实现系统包括用于对主机接口进行编码的编码模块、用于对编码的主机接口进行时序转换为存储器接口信号的时序转换模块以及用于信号进行输出的输出模块;所述编码模块、时序转换模块以及输出模块依次连接。
本发明的优点是:本发明提供了一种支持多种主机接口的实现方法及其系统,该方法将电路中的多种接口复用地址总线、数据总线和控制总线,通过跳线控制来实现不同接口下总线的不同功能。采用引脚跳线配置,完成对LBE-486、LBE-PPC、VME、PCI/PCI-E桥局部总线等四种主机接口的访问支持,具有简单易行可操作性强的优点,同时,本发明所提供的方法和系统可以广泛广泛应用在各种不同主机环境中,使用非常方便。提供一种支持四种常用主机接口的可复用电路结构,统一不同应用的电路设计,简化逻辑设计工作量。
附图说明
图1是本发明所提供的系统框图;
图2是本发明所提供系统的较佳实施例结构示意图。
具体实施方式
本发明提供了一种支持多种主机接口的实现方法,该方法包括以下步骤:
1)对主机接口进行编码;
2)对编码的主机接口进行时序转换得到电信号:
2.1)判断主机接口类型;
2.2)根据主机接口类型选择状态机进行时序转换。
3)将步骤2)所得到的电信号进行输出。
主机接口可以是一个或多个,当主机接口是多个时,主机类型对应的也是多个,主机类型是486、PowerPC、VME或PCI。
参见图1,本发明在提供支持多种主机接口的实现方法的同时,还提供了一种支持多种主机接口的实现系统,该系统包括用于对主机接口进行编码的编码模块、用于对编码的主机接口进行时序转换得到电信号的时序转换模块以及用于电信号进行输出的输出模块;编码模块、时序转换模块以及输出模块依次连接。时序转换模块是一个或多个。
具体而言,本发明涉及一种支持多种主机访问存储器的接口电路,本发明采用引脚跳线配置,完成对LBE-486、LBE-PPC、VME、PCI/PCI-E桥局部总线四种主机接口的访问支持。本发明解决了不同类型主机接口的访问问题。
本发明所提供的接口电路主要有hi和mode和out_sel三个模块,hi接口逻辑对四种主机的访问逻辑进行信号复用,根据mode模块输出信号的值,选择hi内部不同逻辑单元进行工作,将主机接口时序转换为存储器访问时序;mode模块负责主机接口工作方式的控制选择;out_sel根据mode的输出选择hi的输出。
mode_sel值不同,选择不同的主机接口工作方式:
(1)mode_sel为“00”,主机接口工作在486LBE方式;
(2)mode_sel为“01”,主机接口工作在PowerPC LBE方式;
(3)mode_sel为“10”,主机接口工作在VME方式;
(4)mode_sel为“11”,主机接口工作在PCI/PCI-E桥局部总线方式;
(5)hi模块将不同时序转成标准的同步存储器访问时序。
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