[发明专利]一种垂直型NROM存储结构及其制备方法

说明书

技术领域

本发明涉及微电子器件及存储器技术领域，尤其涉及以一种垂直型NROM存储结构及其制备方法。

背景技术

当今GB规模的浮栅型快闪存储单元的特征尺寸已缩小到65nm以下的纳米尺度，已产生一系列的科学问题及高压操作、可靠性下降、浮栅交叉耦合等技术瓶颈待以解决，并正面临着及如何持续缩小化及高密度化的严峻挑战。由于浮栅型快闪存储器将电荷存储在单个存储节点(浮栅)上，隧道氧化层中的任何一个缺陷就足以造成电荷的大量泄漏，一般认为浮栅结构中隧道氧化层是阻碍其尺寸缩小的关键因素；另外高压操作的特点及高可靠的要求还将引起小尺寸效应、漏电增加、编程效率下降、可靠性退化及浮栅耦合效应等众多新的器件物理问题和技术限制，其尺寸如何持续缩小正面临着严峻的挑战。

新一代非挥发性半导体存储器技术将朝着小尺寸、低电压、高密度、低功耗、低成本、薄膜化和系统集成等方向发展。基于陷阱或量子阱存储原理的电荷俘获型技术(CTM：Charge Trapping Memory)由于其多方面的优势近几年来受到广泛重视，将成为45nm以下节点CMOS前端工艺兼容非挥发存储技术的主流发展方向。电荷陷阱存储器件的基本结构如图1所示。

近年来，Saifun，AMD，Sony，Sumsung，Macronix和Motorola等公司及一些研究机构对电荷俘获型存储器技术进行了大量的研究，并将其作为下一代非挥发性存储器技术发展的主要方向。

其中，飞索半导体(Spansion)于2007年量产了基于Mirror Bit技术的1G NROM存储芯片，迅速占领了相当的市场份额。由于该技术可以实现在1个存储单元中实现2-bit的数据存储，可以在不增加芯片面积的前提下成倍提高集成密度，所以被广泛认为是一种重要而具有很大发展潜力的技术。图2为NROM器件的结构示意图。由于分离陷阱存储的特点，可以将电子分别存储在靠近源端和漏端氮化硅材料中，在同一个器件的左右两端分别实现一位数据的存储(所以称为Mirror Bit技术)。NROM技术中多值存储方案的应用和阵列设计可以很大程度提高存储密度。NROM器件的阵列示意图如图3所示。

但是，随着器件尺寸的进一步缩小，NROM技术也将面临挑战。原因是其左右两端所存储的电子实际上分布在靠近源端或者漏端大约30nm的区域中，因此，如器件的栅长小于60nm，两位数据将无法分辨，失去其多位存储的优势。另一方面，由于在NROM器件保持和重复擦写的过程中，都存在电子的横向迁移和再分布，出于对器件可靠性的考虑，源漏两端所存的数据亦需要一定距离(20nm以上)的物理隔离。所以综合考虑器件各方面性能的要求，NROM器件的尺寸很难降低到80nm以下。

基于上述考虑，本专利指出一种垂直沟道的NROM器件及其制备方法。该方案在连续的存储介质薄膜中引入了隔离介质，有效解决了两位数据之间的串扰问题，同时，为了进一步缩小器件尺寸，提高集成密度，本发明采用了垂直沟道结构。基于本发明所指出的结构，可以在一个存储单元中实现4-bit数据的存储。

发明内容

(一)要解决的技术问题

针对NROM技术进一步发展将面临的两数据位之间存在的串扰问题，本发明的主要目的在于提供一种制造工艺简单、制造成本低、可以进一步提高集成密度的垂直型NROM存储结构及其制备方法。同时，本发明指出的结构可以克服前文所述的NROM器件中两Bit数据相互串扰的问题，将NROM技术向更高技术节点推进。

(二)技术方案

为达到上述目的，本发明提供了一种垂直型NROM存储结构，包括：

硅衬底；

位于硅衬底表面的浅槽隔离区；

位于硅衬底表面，被浅槽隔离区包围的漏极；

位于漏极上方的竖直沟道；

位于竖直沟道上端，被隔离介质包围的漏极区域；

形成于竖直沟道表面的存储功能层堆栈结构；

在沟道表面分隔存储功能层堆栈结构的隔离介质层；以及

栅电极。

上述方案中，所述竖直沟道由沿垂直方向的多晶硅材料构成，所述存储功能层堆栈结构由隧穿层、俘获层和阻塞层堆叠构成，且沿竖直沟道与所述隔离介质层表面堆叠，并在竖直沟道表面处被隔离介质层分隔为4段。

上述方案中，该结构的一个存储单元在被分隔开的4段俘获层薄膜中实现4-bit数据的存储。

上述方案中，该结构采用沟道热电子注入机制进行编程，采用FN隧穿或者带带热空穴隧穿机制进行擦除。