[发明专利]一种线性插值优化电路

说明书

技术领域

本发明涉及集成电路优化设计电路，尤其涉及一种线性插值优化电路。

背景技术

在数值映射计算中，不可能把所有象和原象都存放在原始表格中，只可能抽取某几个典型的数值，然后从典型数值中抽取两个进行线性插值运算，从而得到所期望的结果。

假设在原始表格中有P0和P1两点的数值，想得到两点中PA点的数值，PA点离P0的距离为A，离P1点的距离为1-A(A为0～1之间的小数)。则PA＝P0*(1-A)+P1*A。附图中图1为传统的插值实现方法，电路设计中需要两个乘法器一个加法器一个减法器，时序上是减法器+乘法器+加法器，所花费的时间比较长，电路设计的面积也很大。

图1中减法器实现1-A的功能，输出为B；选择器00，01…07以及加法器0实现一个正常功能的乘法，合称之为乘法器0；同理选择器10，11…17以及加法器1也实现一个乘法器的功能，称之为乘法器1。B和P0输入到乘法器0，实现P0*B也就是P0*(1-A)，其输出为C。A和P1输入到乘法器1，实现P1*A，其输出为D。最后C、D输入加法器2，实现C+D，也就是P0*(1-A)+P1*A的功能，最后输出结果E。此过程中需要1个8位减法器、1个8位乘法器，1个16位加法器，其中乘法器又等同于8个8输入选择器以及8输入8位加法器，相当于1个8位减法器、16个8输入选择器、2个8输入8位加法器、1个2输入16位加法器。经过减法器、选择器、加法器、加法器，数据会产生一定的延时。

发明内容

本发明目的提供一种线性插值优化电路，根据插值间的关联性，设计不同的电路计算单元，只用一个乘法单元代替传统设计中两个乘法器单元，能有效简化计算，降低芯片设计面积。

一种线性插值优化电路，包含选择器单元和加法器单元。

选择器单元，实现插值数据输入选择；

加法器单元，实现选择器输出数值的加法计算；

本发明中的选择器单元，将传统设计中的减法器单元以及多个选择器单元统一设计为选择器单元，各选择器之间具有数学关联性。将传统设计中的多层加法器单元，设计为一个多输入端口的加法器单元。选择器之间的数学关联性为：

线性插值电路中，设A为8位宽，1-A则为9’h100-A。而9’h100-A＝～A+1’b1，选择器的选择端从B[x]变成～A[x]，～表示取反，1’b1为常数。A[0]的值是0或是1，当A[0]为0时，选择器00的输出为P0，选择器10的输出为0，两个输出相加的结果为P0。当A[0]为1时，选择器00的输出为0，选择器10的输出为P1，两个输出相加结果为P1。即当A[0]为0时输出为P0，为1时输出P1，本发明方案中选择器单元的选择器0即可实现。因此选择则器0可替代选择器00和10的功能。同理电路中的其他多个选择器单元，均可采用上述的实现方式得以替换。

本发明提出的线性插值优化电路，在性能上能够完全替代传统线性插值电路的实现功能，且采用的设计单元较少，在降低计算过程的同时能有效降低运算单元的芯片设计面积。

附图说明

图1传统的线性插值计算电路结构图

图2本发明提出的线性插值计算关联电路结构图

图3本发明提出的线性插值计算实现电路结构图

具体实施方式

以下结合具体实施例及附图对本发明提出的线性插值优化电路的内容进行详细的描述。

以A为8位作为例子P0*(9’h100-A)+P1*A＝P0*(～A)+P1*A+P0，而A的每一位与～A对应位置正好相反，可以通过下列优化得到更简洁的电路结构：

1)Tmp0＝A[0]？P1:P0，Tmp1＝A[1]？P1:P0，……Tmp7＝A[7]？P1:P0；

2)PA＝Tmp0+{Tmp1，1’b0}+{Tmp2，2’b0}+……+{Tmp7，7’b0}；

其中A[0]为1选择P1，为0则选则P0；同理A[1]…A[7]也适用。

步骤1)中的选择器，延迟仅相当一级门的延迟，面积不超过一个加法器。步骤2)中是9输入加法器，如图2中所示，面积和时序相当于一个乘法器。总体来看，面积相当于一个加法器和一个乘法器，面积比传统方法小一半左右，时序节约1/3左右。

把传统电路如图1中的减法器以及16个选择器，通过数学上的关联性优化为8个选择器。其次加法器0、1、2优化为一个9输入的加法器，是面积和延迟方面和一个8输入加法器基本等同。面积从1个减法器，16个选择器，2个8输入加法器，1个2输入加法器，优化为8个选择器，1个9输入加法器，如图3中所示。延迟方面优化后的电路需要经过选择器，9输入加法器，节约了1个减法器以及一个加法器的延迟，相当于原有电路的1/3。