[发明专利]感测像素阵列及感测装置

说明书

技术领域

本发明涉及一种感测像素阵列，特别是涉及一种感测装置，其中的感测像素阵列具有感测功能与存储功能。

背景技术

一般而言，CMOS影像传感器(CMOS image sensor，CI8)比起CCD影像传感器具有较高的整合度。因此，CIS可与影像感测处理器一起埋置在芯片上，以执行较佳的影像处理。影像质量一般是取决于线缓冲器的数量。因此，具有较高影像质量的CIS需要较多数量的线缓冲器。然而，大量的线缓冲器导致CIS具有较高的成本并在CIS中占有较大的面积。

因此，期望提供一种感测装置，其感测像素阵列具有感测与存储功能，以减少感测装置中线缓冲器的数量。

发明内容

本发明提供一种感测像素阵列，其包括多个像素。所述些像素配置在阵列中。每一像素在曝光期间与读出期间中操作并产生读出信号。每一像素包括感测单元以及取样单元。感测单元在曝光期间内感测光线以产生感测信号。取样单元在读出期间内取样感测信号以产生感测输出信号来作为读出信号。在曝光期间中，取样单元作为存储单元，以储存输入信号并输出存取输出信号来作为读出信号。

本发明提供一种感测装置，其包括多个像素、第一译码电路、以及第二译码电路。所述像素配置在阵列中。每一像素在曝光期间与读出期间中操作并产生读出信号。每一像素包括感测单元以及取样单元。感测单元在曝光期间内感测光线以产生感测信号。取样单元在读出期间内取样感测信号以产生感测输出信号来作为读出信号。在曝光期间中，取样单元作为存储单元，以储存输入信号并输出存取输出信号来作为读出信号。第一译码电路在读出期间中控制取样单元，以使取样单元取样所述感测信号且产生感测输出信号。第二译码电路在曝光期间中控制取样单元，以使取样单元储存输入信号且输出存取输出信号。

在一些实施例中，感测装置还包括读出电路，用以读出来自取样单元的读出信号并处理读出信号。

附图说明

图1表示根据本发明实施例的感测装置；

图2表示根据本发明实施例的像素；以及

图3表示在图2中控制信号与重置信号的时序图。

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一优选实施例，并结合附图，作详细说明如下。

图1表示根据本发明实施例的感测装置。参阅图1，感测装置1包括感测像素阵列10、列译码电路11与12、读出电路13、以及切换电路14。感测像素阵列10包括多个像素(显示于图2中)，这些像素配置在阵列的多个列与多个行上。每一像素可操作在曝光期间与读出期间，并产生读出信号SR。译码电路11及12用来控制感测像素阵列10的所述像素以产生多个读出信号SR。读出电路13用来读取来自感测像素阵列10的所述读出信号SR。切换电路14耦接多个电压源。在此实施例中，以五个电压源VS1～VS5为例来说明。电压源VS1～VS5分别提供电压AVDD、AVDD×3/4、AVDD×2/4、AVDD×1/4、以及AGND(接地)。切换电路14用来选择信到将电压源VS1～VS5中一者的电压提供至感测像素阵列10。

图2表示根据本发明实施例，感测像素阵列10中每一像素。在图2中，以感测像素阵列10中一个像素做为例子来说明，其它的像素则具有与图2相同的架构。为了清楚说明，图2也表示切换电路14。切换电路14包括开关14a～14e，分别耦接电压源VS1～VS5与像素2之间。参阅图2，像素2包括感测单元20与取样单元21。感测单元20在曝光期间感测光线以产生感测信号SS。在此实施例中，感测单元20包括光二极管PD，其阴极耦接节点N20，且其阳极耦接接地(例如电压源VS5)。在曝光期间，光二极管PD感测光线以产生感测信号SS。在读出期间，取样单元21用来取样所述感测信号SS以产生感测输出信号，作为读出信号SR。在曝光期间，取样单元21的操作就如同内存单元，用以储存输入信号且输出存取输出信号作为读出信号SR。