[发明专利]应用于三维片上集成系统的薄膜晶体管及其制造方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种应用于三维SOC(system on chip，片上集成系统)的TFT(薄膜晶体管，thin-film-transistor)及其制造方法。

背景技术

随着信息技术及半导体技术的迅猛发展及广泛应用，集成电路技术自发明以来，一直朝着提高器件系统性能，降低单位功能成本的方向发展。正如摩尔定律所述，集成电路芯片的大小每1.5年增加2倍，同时单个基本器件的面积减小到原来的1/2。集成电路的基本器件可以分为有源器件与无源器件。有源器件主要有MOS(金属-氧化物-半导体)器件、双极器件及最基本的二极管，无源器件主要有电阻、电容及电感。利用这些基本器件，可以组合构成高压驱动电路、存储器、传感器、模拟/数字转换电路、射频电路等等各种功能电路。现在工业界有一个非常明显的趋势要将多个由不同器件构成的不同功能电路集成在同一芯片上，SOC架构就是该技术的集中体现。

目前，SOC主要是在同一半导体衬底表面制造各种不同功能、不同尺寸的器件，以实现多功能系统的二维集成。但是，不同的器件对于制程的精度、成本要求不同。以MOS器件为例：随着半导体技术的不断进步，高速数字逻辑器件的栅极尺寸不断缩小(0.5μm、0.35μm、0.25μm、0.18μm、0.13μm、90nm、65nm、45nm、32nm、28mm......)，但是基于可靠性和功耗的考虑，器件的工作电压也在不断地减小，经历了5V、3.3V、1.8V、1.2V的改变。但是外围接口电路及高压驱动电路中的器件必须能够承受高压以便于与外界交换信息。在电压确定的情况下，器件的栅极尺寸不能随着产品的升级换代不断减少。这就导致了在SOC同一平面上必须采用两种尺寸相差很大的结构。众所周知，在半导体制程当中，高精度光刻的设备及工艺成本一直在全部成本中占最大的比例。如果将高压器件和高速逻辑器件的栅极制造在同一平面、在同一步骤中完成，高精度光刻设备就不能得到有效的应用，而且现有先进的CMOS工艺平台由于受到芯片面积的限制，难于依据实际需要采用合适的电压驱动值，因为高的电压驱动值往往需要较大的芯片面积，因此往往在需要电压与芯片面积之间进行折衷考虑，然而，采用折衷值的电压驱动值往往不是最优值，这样无法优化芯片性能。

将不同功能的器件集成在同一芯片上会带来另一个问题，那就是芯片面积过大，为了缩小芯片面积，目前出现了SIP(system in package)和3D(dimension)IC(Integrated Circuit)技术。前者是利用系统级封装技术将多个单一不同功能的芯片封装在同一管壳当中，这一技术的难点在于封装技术的复杂性及由于寄生效应带来的性能衰减；后者是利用TSV(Through Silicon Via，硅贯通过孔)将多片减薄(1-100μm)后的I C叠加，互连起来以实现更加强大的功能和更高的密度。然而，在TSV(Through Silicon Via)实现多片集成电路三维堆叠的现有技术当中必须引入Deep RIE(Reactive Ion Etch)制程，这种制程与标准CMOS工艺不相兼容。所谓多片IC既可以是相同的芯片，也可以是不同的芯片。与SIP相比，3D IC的性能有所提高，但是对衬底减薄存在很大的挑战，主要由于实际工艺难以减薄至10μm以下的尺寸，这就限制了系统性能的进一步提高。

由以上的介绍可以得知，集成电路或者集成电路系统一直追求降低成本，减少功耗、增强功能、提高密度。

发明内容

本发明解决的问题是提供一种应用于三维片上集成系统的薄膜晶体管及其制造方法，从而可以降低SOC的成本，增强SOC的功能。

本发明提供了一种应用于三维片上集成系统的薄膜晶体管，所述薄膜晶体管位于半导体结构上，所述半导体结构包括：半导体衬底，基于所述半导体衬底形成的半导体器件层，位于所述半导体器件层上的至少一层局部/全局互连金属层，所述薄膜晶体管包括基于半导体材料在所述互连金属层上形成的栅极、源电极和漏电极。

可选的，所述薄膜晶体管为顶栅薄膜晶体管或底栅薄膜晶体管。

可选的，所述底栅薄膜晶体管的栅极包括：位于所述互连金属层上的栅导电层和位于栅导电层表面的栅介质层；

所述底栅薄膜晶体管还包括位于栅介质层表面对应于栅导电层位置的沟道区；

所述底栅薄膜晶体管的源电极和漏电极位于所述沟道区两侧。

可选的，所述底栅薄膜晶体管还包括位于沟道区上的保护层。

可选的，所述顶栅薄膜晶体管还包括：位于所述互连金属层上的沟道区；