[发明专利]液晶面板上的栅驱动电路

权利要求书

1.一种栅驱动电路，接收一第一电压、一第二电压、与互补的一第一时脉信号与一第二时脉信号，该第一时脉信号与该第二时脉信号的高准位为一第三电压，且该栅驱动电路包括多个移位缓存器，而一第n个移位缓存器包括：

一第一驱动晶体管，具有一栅极接收一第n控制信号，一漏极接收该第二时脉信号，一源极输出一第n次级通知信号；

一第二驱动晶体管，具有一栅极接收该第n控制信号，一源极输出一第n栅驱动信号；

一上拉单元，接收第n-1移位缓存器的一第n-1次级通知信号以及该第一时脉信号；其中，该上拉单元动作时，控制该第n控制信号开启该第一驱动晶体管以及该第二驱动晶体管；

一下拉单元，接收该第n控制信号、该第一时脉信号、该第二时脉信号、该第二电压，该下拉单元在该上拉单元动作开始后的一预定时间周期动作，并控制该第n控制信号关闭该第一驱动晶体管以及该第二驱动晶体管；以及

一转压器，包括：

一第三晶体管，栅极接收该第二时脉信号，源极接收该第二电压；

一第四晶体管，栅极与漏极接收该第一电压，源极连接至该第三晶体管漏极；

一第五晶体管，栅极连接至该第三晶体管漏极，源极接收该第二电压，漏极连接至该第二驱动晶体管漏极；以及

一第六晶体管，栅极与漏极接收该第一电压，源极连接至该第五晶体管漏极；

其中，该第一电压大于该第三电压，该第三电压大于该第二电压。

2.根据权利要求1所述的栅驱动电路，其特征在于，该栅驱动电路位于一液晶面板上。

3.根据权利要求1所述的栅驱动电路，其特征在于，于该第一驱动晶体管、该第二驱动晶体管、该第三晶体管、该第四晶体管、该第五晶体管、与该第六晶体管为N型薄膜晶体管。

4.根据权利要求1所述的栅驱动电路，其特征在于，该上拉单元包括：

一第七晶体管，栅极接收该第n-1次级通知信号，漏极接收该第一时脉信号，源极产生该第n控制信号。

5.根据权利要求1所述的栅驱动电路，其特征在于，该下拉单元包括：

一第八晶体管，栅极与漏极接收该第一时脉信号；

一第九晶体管，栅极与漏极接收该第二时脉信号，且源极连接至该第八晶体管源极；

一第十晶体管，栅极接收该第n控制信号，漏极连接至该第八晶体管源极，源极接收该第二电压；

一第十一晶体管，栅极连接至该第八晶体管源极，漏极接收该第n控制信号，源极接收该第二电压；

一第十二晶体管，栅极连接至该第八晶体管源极，漏极连接至该第一驱动晶体管源极，源极接收该第二电压；以及

一第十三晶体管，栅极连接至该第八晶体管源极，漏极连接至该第二驱动晶体管源极，源极接收该第二电压。

6.一种栅驱动电路，包括依序连接的多个移位缓存器，该些移位缓存器中的奇数移位缓存器接收一第一电压、一第二电压、与一第一时脉信号，该些移位缓存器中的偶数移位缓存器接收该第一电压、该第二电压、与一第二时脉信号，该第一时脉与该第二时脉信号互补，且该第一时脉信号与该第二时脉信号的高准位为一第三电压，该栅驱动电路中的一第n个移位缓存器包括：

一第一驱动晶体管，具有一栅极接收一第n控制信号，一漏极接收该第二时脉信号，一源极输出一第n次级通知信号；

一第二驱动晶体管，具有一栅极接收该第n控制信号，一源极输出一第n栅驱动信号；

一上拉单元，接收第n-1移位缓存器的一第n-1次级通知信号；其中，该上拉单元动作时，控制该第n控制信号开启该第一驱动晶体管以及该第二驱动晶体管；

一下拉单元，接收该第n控制信号、该第二时脉信号、该第二电压，该下拉单元在该上拉单元动作开始后的一预定时间周期动作，并控制该第n控制信号关闭该第一驱动晶体管以及该第二驱动晶体管；以及

一转压器，包括：

一第三晶体管，栅极接收该第二时脉信号，源极接收该第二电压；

一第四晶体管，栅极与漏极接收该第一电压，源极连接至该第三晶体管漏极；

一第五晶体管，栅极连接至该第三晶体管漏极，源极接收该第二电压，漏极连接至该第二驱动晶体管漏极；以及

一第六晶体管，栅极与漏极接收该第一电压，源极连接至该第五晶体管漏极；

其中，该第一电压大于该第三电压，该第三电压大于该第二电压。