[发明专利]一种FPGA元构件布局区域分配方法

说明书

技术领域

本发明涉及计算机网络技术领域，更具体地说，涉及一种FPGA元构件布局区域分配方法。 

背景技术

随着IP（Internet Protocol，网络之间互连的协议）网络的蓬勃发展、新的应用不断涌现，用户对网络带宽的要求也越来越高。运营商采用OC－192(10Gbps)接口的光纤传输大大提高了光传输网络的容量，而路由器作为网络的主要节点设备，其处理速度就成为网络通信的主要瓶颈之一。 

在核心路由器设计中，转发引擎往往成为限制路由器性能提高的瓶颈，这不仅是因为其功能的复杂性，更重要的是因为数据包的可用时间单元（ATU，available time unit）不断地减少。例如：网络接口速率为10Gbp时，对40字节 IP包而言，IP包的ATU仅为32ns，而当速率为40Gbps时，ATU仅为8ns。ATU指的是路由器处理单个任务的最大允许时间，在进行各种任务的处理时，要求每一任务必须在ATU时间内完成，否则将导致数据包阻塞和丢弃。要在这么短的时间里完成复杂的IP报文处理，必须采用流水线设计。考虑到FPGA（Field Programmable Gate Array，现场可编程阵列）不仅有可编程能力，而且具有较高的灵活性，便于实现多业务支持。同时，由于其可编程性是通过硬件实现的，因此可以提供较高的处理速度，所以核心路由器一般选择了FPGA作为转发引擎的核心器件。 

传统的FPGA电路设计需要经过如图1所示的处理流程。其中，逻辑综合把描述FPGA功能的硬件描述语言翻译成最基本的与或非门的连接关系（网表），并根据要求（约束条件）优化生成门级网表。 

映射的主要作用是将门级网表映射到具体型号FPGA内部的器件上（例如查找表（LUT）、触发器（FF）等），生成基本元件级网表。 

装箱的目标就是把LUT和FF等电路功能元件进行组合，尽可能地放到具体型号FPGA内部的逻辑块中（逻辑块由若干LUT、FF组成），生成逻辑块网表。 

布局布线根据用户约束和物理约束，对逻辑块进行实际的布局，并根据设计连接，对布局后的模块进行布线。最后生成可直接下载到FPGA中的配置信息文件。 

传统对FPGA上的硬件构件开发时，将用户编写的针对整个硬件构件的硬件描述语言统一进行逻辑综合、映射、装箱和布局布线处理。用户开发每个构件时都要将针对每个构件的硬件描述语言统一进行FPGA电路设计流程处理。 

由于专业领域的差异，目前市场上各设备制造商针对不同的网络环境（如电信网、互联网或广电网）设计不同的网络设备。而基于技术垄断和商业利益的考虑，即使对于同一网络环境的设备制造商来说，其设备的内部接口一般也是不公开的。各厂家生产的网络设备对于用户和其他厂商来说是封闭的，没有开放的操作接口。除了生产厂家外，用户和其他厂家均无法了解该网络设备的底层构成如硬件构件的具体情况。用户无法对设备进行修改、扩展或升级，这种工作只能由原厂家才能完成。 

上述现象使得用户无法根据设备工作的具体网络环境和功能需求对设备底层的硬件构件进行修改，从而导致在不同的网络环境下需要配备不同的设备。对于设备中的可重构硬件体来说，其无法通过下载不同的硬件构件来适应不同的网络环境或同一网络环境下的不同业务应用，带来资源的浪费，限制了硬件体的可重构应用范围。 

为了避免上述情形的出现，现有技术中提出一种基于硬件元构件的硬件构件开发装置（专利申请号：200810149346.2），通过该装置用户可以有效开发出适应不同网络环境、不同业务应用的硬件构件，充分利用网络设备底层可重构硬件体资源，降低网络设备的成本，增强其灵活性和扩展性。该硬件构件生成装置向外提供规范开放的统一操作接口，屏蔽了设备底层不同可重构硬件体操作接口的差异性。用户通过该装置开发构件时，不必考虑设备底层可重构硬件体的不同操作接口，只需向该装置开放的统一操作接口发送标准指令，从而大幅度减轻了开发硬件构件的难度。 

然而，描述硬件构件的硬件描述语言映射到硬件电路要经过逻辑综合、映射、装箱和布局布线阶段的处理，传统方案不考虑元构件的组成而将整个硬件构件设计进行统一处理。而可重构设备要经常以元构件为基本单位进行硬件构件开发，不考虑元构件的组成而将整个硬件构件设计进行统一处理效率低下。