[发明专利]矩阵式DIP引线框架、该框架的IC封装件及其生产方法

说明书

技术领域

    本发明涉及半导体封装的DIP引线框架、基于该引线框架的IC芯片封装件及其生产方法。

背景技术

长期以来，DIP系列产品封装制造一直受制于早期80年代开发出来的引线框架模式，当时因受引线框架压延铜箔制造技术、冲压模具及冲压技术的影响，封装方面受塑封模具、电镀选镀技术、切筋成形模具技术、上芯/压焊设备的识别精度和工作窗口范围等条件的制约，引线框架一般设计在10mm～30mm以内的宽度，呈双排或单排设计，每条10～20个单元不等。这种框架采用传统塑封模具，挂镀线电镀，手动切筋成型。这样的生产方式不仅生产效率低，而且使用传统塑封模具、挂镀线电镀、手动切筋成形模具配置加工产品时安全风险大，并且产品外形尺寸一致性差，封装成品率低，产品的质量靠多配检验员来把关，导致生产成本高、效率低。

经过20多年的发展，上述材料制造技术和生产设备配套技术、封装生产的生产制造技术和封装应用技术及其标准化程度都发生了巨大的变化。单条框架可以做到70mm～80mm宽，若设计成多排，可数倍数于现有框架（单/双排）数量，对引线框架制造厂来说可提高材料的利用率。

由于目前单/双排DIP系列产品属人员密集型封装产品，存在生产效率低、材料利用率低、加工过程错误率高、使用设备多、导致占地面积大、能源消耗大、DIP手动加工模具安全风险大等问题。

目前集成电路引线框架上的单元框架呈单行分布，各单元框架两侧的外引脚与基岛分别连在两侧框架边框上。由于集成电路技术的进步，电子产品层次与功能提升趋向多功能化、高速化、大容量化、高密度化、轻量化。因此许多新颖的载体结构技术与材料被开发出来，由于集成电路体积减小的同时需要增加集成电路模块的数量，就需要进一步减小集成电路封装模块的体积，即缩小集成电路封装的体积。因此，引线框架体积势必也要求缩小。

发明内容

本发明的目的之一在于提供一种矩阵式DIP引线框架；

目的之二在于提供基于所述矩阵式DIP引线框架的IC封装件；

目的之三在于提供所述IC封装件的生产工艺；

从而达到降低框架材料的消耗和提高塑封料利用率，提高生产效率和产品质量，减少错误率、降低安全风险，是一种降低成本、节能减排的有效途径。

本发明是这样实现的：一种矩阵式DIP引线框架，由框架及设在框架内的若干个单元框架组成，所述单元框架在所述框架上呈矩阵式分布且行数为奇数行，其中第2n-1行与第2n行的相邻单元框架的基岛通过连接条与所述框架边框相连，第2n-1行与第2n行的相邻单元框架的外引线脚交错排列，并通过栅条与所述框架边框连接。

所述单元框架投入和产出效益对比分析为5行是最优。

一种双芯片IC封装件，包括所述单元框架上的载体及该载体堆叠放置的第一、第二芯片，具体为：该载体上先置第一IC芯片，该第一IC芯片上的焊盘通过键合线与内引脚相连，之后，第一IC芯片上再置第二IC芯片，第一、第二IC芯片通过铜或金焊线键合相连，采用铜或金线通过球焊把第二IC芯片和单元框架的引线脚相连，最后，塑封体覆盖了第一、第二IC芯片键合金或铜线及单元框架的引线脚而构成了电路整体。

一种双芯片IC封装件的封装工艺流程如下：

a．减薄/划片

下层芯片对应的晶圆减薄厚度为：200μm +10μm，粗糙度Ra 0.10mm～0.05mm，上层芯片对应的晶圆减薄厚度为：180μm +10μm，减薄机具备8″～12″超薄减薄抛光功能，采用防翘曲薄减薄抛光工艺；

b、一次上芯

    采用单载体单元框架，使用专用上料夹，点胶头均匀的将导电胶点在引线框架载体上，将下层芯片（大芯片）粘在载体上，吸嘴上芯的升降高度为4000-6500step，顶针上升高度为100-160 step，顶针上升延迟时间为5-10ms，点胶高度为1400-2000step，粘片胶厚度控制在8-38um内，固化烘烤氮气流量＞0.8 l/h；

c、二次上芯

在第一层芯片正面先点上绝缘胶（QMI538NB），再将第二个芯片对准粘在上面，放在一层芯片的正面。两次上芯后一次固化，烘烤温度：150-175℃，烘烤时间：180min；

d、压焊

双芯片堆叠封装，一般情况下，先连接上下芯片间的焊线，其次连接下层芯片与引脚间连线，最后焊接上层芯片与引脚间连接，焊线高度要严格控制，弧高控制在150um-300um，防止上下层焊线间短路。线间距小于2倍的线径为不良；