[发明专利]记忆体及与非门快闪记忆体的低电压程序化方法

说明书

技术领域

本发明涉及一种快闪记忆体技术，特别是涉及一种在与非门组态中合适作为低电压程序化及抹除操作的快闪记忆体及与非门快闪记忆体的低电压程序化方法。

背景技术

快闪记忆体是非挥发集成电路记忆体技术的一类。传统的快闪记忆体使用浮动栅极记忆胞。随着记忆装置的密度提升，浮动栅极记忆胞之间逾加靠近，储存在相邻浮动栅极中的电荷交互影响即会造成问题，因此形成限制，使得采用浮动栅极的快闪记忆体密度无法提升。另一种快闪记忆体所使用的记忆胞称为电荷捕捉记忆胞，其采用电荷捕捉层取代浮动栅极。电荷捕捉记忆胞是利用电荷捕捉材料，不会如浮动栅极一般造成个别记忆胞之间的相互影响，并且可以应用于高密度的快闪记忆体。

典型的电荷储存记忆胞包含一场效晶体管(FET)结构，其中包含由通道所分隔的源极与漏极，以及藉由一电荷储存结构而与通道分离的栅极，其中该电荷储存结构包含穿隧介电层、电荷储存层(浮动栅极或介电层)与阻障介电层。较早的传统设计如SONOS装置，其中源极、漏极与通道形成于硅基材(S)上，穿隧介电层则由氧化硅(O)形成，电荷储存层由氮化硅形成(N)，阻障介电层由氧化硅(O)形成，而栅极则为多晶硅(S)。

快闪记忆体装置通常可以使用与非门(NAND)或是或非门(NOR)架构来施作，但也可以是其他的架构，包括与门(AND)架构。此与非门(NAND)架构特别因为其在资料储存应用方面的高密度及高速的优点而受到青睐。而或非门(NOR)架构则是适合于例如程序法储存等其他应用上，因为随机存取是重要的功能需求。在一与非门(NAND)架构中，程序化过程通常是依赖富勒-诺得汉(FN)穿隧，且需要高电压，通常是在20伏特数量级，且需要高电压晶体管来处理。此额外的高电压晶体管及搭配使用于逻辑和其他资料流的晶体管在同一集成电路中，会造成工艺的复杂性增加。如此则会增加此装置的制造成本。

由此可见，上述现有的与非门快闪记忆体在产品结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆体与非门快闪记忆体的低电压程序化方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的与非门快闪记忆体存在的缺陷，而提供一种新的记忆体与非门快闪记忆体的低电压程序化方法，所要解决的技术问题是使其可以在与非门(NAND)架构中利用低电压即可程序化操作，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆体，其包含：多个记忆胞串联安排于一半导体主体中；多条字元线，该多条字元线中的字元线与对应的该多个记忆胞中的记忆胞耦接；以及控制电路与多条位元线耦接，以适合利用下列步骤对一所选取字元线对应的该多个记忆胞中的一选取记忆胞进行程序化：在一程序化区间时偏压该多个记忆胞的第一及第二侧之一至一漏极端电压，且偏压该第一及第二侧的另一者至一源极端电压；在该程序化区间时施加漏极端导通电压至介于该所选取字元线与该第一及第二侧的一者之间的字元线；在该程序化区间时施加源极端导通电压至介于该所选取字元线与该第一及第二侧的另一者之间的字元线；在该程序化区间时施加一程序化电压至该所选取字元线；及施加一切换电压至与该所选取字元线及其对应的选取记忆胞邻接的字元线及其对应的记忆胞，以控制在该程序化区间时的电导。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆体，其中所述的切换电压在该程序化区间时会变动，使得在该程序化区间的一部分时热载子注入发生在该所选取记忆胞以设置该所选取记忆胞至一程序化临界阶级。

前述的记忆体，其中所述的施加一切换电压包括一段时间包含一系列的增加或减少大小的脉冲。

前述的记忆体，其中所述的施加一切换电压包括施加一个或多个具有一快速上升或快速下降边缘至少一者的脉冲。

前述的记忆体，其中所述的多个记忆胞安排成一与非门串列。

前述的记忆体，更包括一第一切换开关在一参考线与该多个记忆胞的该第一侧之间，及一第二切换开关在一第一位元线与该多个记忆胞的该第二侧之间，且其中该控制电路在该程序化区间开启该第一切换开关及开启该第二切换开关。