[发明专利]大位宽数据的写入、读取方法及控制器

说明书

技术领域

本发明涉及数据通信领域及存储领域，具体而言，涉及一种大位宽数据的写入、读取方法及控制器。

背景技术

随着数据通信业务的不断丰富和电信化运营的不断融合，运营商对数据承载产品的带宽要求日益提高，因此对业务转发表、统计存储器的性能及容量提出了更高的需求。核心处理器外挂DRAM的模式可以实现更高性能、更大容量的业务转发查表及统计存储的功能，是当前应用于数据通信与数据存储领域的关键技术之一。

网络结构的复杂以及通信业务的丰富在对DRAM存储器提出更大深度需求的同时也对数据位宽提出了更高的要求，这也客观上需要不断提高DRAM控制器的数据位宽与处理性能。而当前DRAM控制器与较大位宽DRAM存储器的连接方式均采用图1所示方案。

图1为DRAM控制器102与DRAM存储器105间通信的现有技术方案，包括了数据通道103(数据的位宽用N来表示)和控制通道104，其中处理器/可编程器件101通过DRAM控制器102的控制通道104向DRAM存储器105发送读写指令，通过数据通道103传送读写数据。其中，上述DRAM控制器102一般包括于处理器/可编程器件101中，即DRAM控制器一般作为处理器/可编程器件的子模块出现。

当前随着处理器/可编程器件运算速度的提高，系统对DRAM控制器接口的时序要求也将更加严格，在数据位宽较大时，图1所示方案会降低DRAM控制器的接口时序，增加单板设计的布线难度。例如，若在实际应用中数据位宽为32bit，在高速数据传输的情况下也要保持所有bit数据的对齐，这对于单板设计的布线来说难度较大。

发明人发现上述的相关技术中，在单板布线时需要数据通道各数据比特具有相同的走线延时，而随着数据位宽的增加，此方案将加大单板设计的布线难度，降低DRAM控制器的性能。

发明内容

针对相关技术中大位宽数据在单板布线时由于需要各数据比特具有相同延时而加大单板设计难度，降低DRAM控制器的性能问题本发明提供一种大位宽数据的写入、读取方法及控制器，以解决上述问题之一。

根据本发明的一个方面，提供了一种大位宽数据的写入方法，包括：控制器接收来自于处理器的大位宽数据；上述控制器将上述大位宽数据拆分为多个小位宽数据；上述控制器对各个上述小位宽数据进行同步处理；上述控制器将上述同步处理后的每个小位宽数据并行发送至与该小位宽数据对应的动态随机存储器DRAM。

根据本发明的另一个方面，提供了一种大位宽数据的读取方法，包括：控制器接收来自于各个动态随机存储器DRAM的小位宽数据；控制器对接收的小位宽数据进行采样并缓存；上述控制器将上述缓存的小位宽数据合并为一个大位宽数据；上述控制器将上述合并后的大位宽数据传送给处理器。

根据本发明的又一方面，提供了一种控制器，包括：第一接收模块，用于接收来自于处理器的大位宽数据；拆分模块，用于将上述大位宽数据拆分为多个小位宽数据；同步处理模块，用于对各个上述小位宽数据进行同步处理；第一传送模块，用于将上述同步处理后的每个小位宽数据并行发送至与该小位宽数据对应的动态随机存储器DRAM。

根据本发明的再一方面，提供了一种控制器，包括：第二接收模块，用于接收来自于各个动态随机存储器DRAM的小位宽数据；采样模块，用于将上述接收的小位宽数据进行采样并缓存；合并模块，用于将上述缓存后的小位宽数据合并为一个大位宽数据；第二传送模块，用于将上述合并后的大位宽数据传送给处理器。

本发明技术方案仅需要小位宽数据在单板上具有相同的走线延时，不需要大位宽数据的所有比特对齐，解决了相关技术中大位宽数据在单板布线时由于需要各数据比特具有相同延时而加大了单板设计难度的问题，降低了DRAM控制器的性能的问题，降低了单板设计时的布线难度，进而提升了DRAM控制器与DRAM存储器间的接口时序。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为根据相关技术的DRAM控制器和外部DRAM存储器间通信的结构示意图；

图2为根据本发明实施例对DRAM进行写操作时控制器结构框图；

图3为根据本发明实施例对DRAM进行读操作时控制器结构框图；

图4为根据本发明优选实施例DRAM控制器与外部DRAM的连接示意图；

图5为根据本发明优选实施例的DRAM控制器的内部结构示意图；

图6为根据本发明实施例大位宽数据写入方法的流程图；