[发明专利]一种半导体器件的制作方法及器件结构有效
| 申请号: | 201010543832.X | 申请日: | 2010-11-15 |
| 公开(公告)号: | CN102468132A | 公开(公告)日: | 2012-05-23 |
| 发明(设计)人: | 肖胜安;王雷 | 申请(专利权)人: | 上海华虹NEC电子有限公司 |
| 主分类号: | H01L21/02 | 分类号: | H01L21/02;H01L21/336;H01L21/265;H01L29/06 |
| 代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 戴广志 |
| 地址: | 201206 上*** | 国省代码: | 上海;31 |
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| 摘要: | |||
| 搜索关键词: | 一种 半导体器件 制作方法 器件 结构 | ||
1.一种半导体器件的制作方法,包括如下步骤:
步骤一、在N+硅基板上依次形成N-外延层和介质膜,通过光刻刻蚀在所述N-外延层中形成沟槽;
步骤二、在所述沟槽中外延生长P型外延层,填充满所述沟槽;获得交替排列的P型和N型半导体薄层;
步骤三、涂负性光刻胶,进行全面曝光并进行显影,得到将沟槽之上的负性光刻胶去除的图形;其特征在于,还包括:
步骤四、利用离子注入将P型杂质注入到所述沟槽的上部;
步骤五、将所述负性光刻胶去除,并将所述介质膜去除;
步骤六、将沟槽中的P型杂质进行再分布;使沟槽上部P型杂质的总量多于相应位置的N型杂质的总量,沟槽底部P型杂质总量等于或小于相应位置的N型杂质总量。
2.如权利要求1所述的制作方法,其特征在于,所述步骤二和步骤三之间还包括如下步骤:
在介质膜和P型外延层的表面旋涂一层抗反射膜,在P型外延层上方得到的抗反射膜的厚度大于在介质膜上方的抗反射膜的厚度;进行回刻,将介质膜上的抗反射膜去除,并使P型外延层上方仍留有部分抗反射膜。
3.如权利要求1所述的制作方法,其特征在于:步骤六所述的P型杂质再分布,采用炉管进行推阱的方法将P型杂质分布推到需要的深度。
4.如权利要求1所述的制作方法,其特征在于:步骤六所述的P型杂质再分布,利用后续工艺中的高温过程来实现。
5.如权利要求1所述的制作方法,其特征在于:步骤二中形成的P型外延层为P型硅、P型硅加介质或P型硅加不掺杂的硅。
6.如权利要求1所述的制作方法,其特征在于:步骤四中所述的离子注入可以采用一次注入完成,也可以采用多次注入完成。
7.如权利要求6所述的制作方法,其特征在于:当采用多次离子注入时,每次可以采用不同的注入能量。
8.如权利要求7所述的制作方法,其特征在于:所述离子注入的能量为100KEV-10M EV。
9.如权利要求7所述的制作方法,其特征在于:当采用不同的注入能量时,所形成的P型杂质在沿沟槽垂直方向的分布可以是连续的,也可以的间断的。
10.如权利要求1所述的制作方法,其特征在于:步骤二中所述P型外延层为单晶硅、多晶硅或无定型硅。
11.如权利要求1所述的制作方法,其特征在于:步骤一中形成的沟槽可以是垂直的,也可以是倾斜的。
12.如权利要求1所述的制作方法,其特征在于:步骤一中形成的沟槽底部可以是平坦的,也可以是有弯曲弧度的。
13.如权利要求1所述的制作方法,其特征在于:步骤一中所述的沟槽可以穿透N-外延层,也可以停在N-外延层中。
14.一种半导体器件结构,在N+硅基板上具有交替排列的P型和N型半导体薄层,且P型半导体薄层位于沟槽中,其特征在于:在沟槽上部P型杂质总量多于相应位置的N型杂质总量,在沟槽底部P型杂质总量等于或小于相应位置的N型杂质总量。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造





