[发明专利]晶体管及其制造方法

权利要求书

1.一种晶体管的制造方法，包括如下步骤：

在半导体衬底上形成栅极电介质；

在所述栅极电介质上形成栅极；

对位于所述衬底中且分别在所述栅极两侧的所述半导体衬底的第一区和第二区进行第一离子注入步骤，该第一离子注入步骤的注入深度为第一深度；

在该第一离子注入步骤之后进行退火，使得在所述第一区和第二区中均形成位错；

对所述第一区和第二区之一或二者执行第二离子注入步骤，该第二离子注入步骤的注入深度为第二深度，该第二深度小于第一深度；以及

在该第二离子注入步骤之后进行退火，使得在所述第一区和第二区中均形成位错。

2.根据权利要求1所述的方法，其中在执行所述第一离子注入步骤和第二离子注入步骤之一或二者之前，在所述第一区和第二区上方选择性地形成掩膜层，使得至少所述第一区和第二区之一的一部分或多个部分被覆盖，所述多个部分中相邻的部分之间未被所述掩膜层覆盖。

3.根据权利要求1所述的方法，所述半导体衬底包括NMOS器件区和PMOS器件区，其中仅在NMOS器件区内执行所述第一离子注入步骤和第二离子注入步骤以及相应的退火。

4.根据权利要求1所述的方法，进一步包括：

对所述第一区和第二区之一或二者执行至少一次另外的离子注入步骤，该至少一次另外的离子注入步骤的注入深度小于所述第二注入深度，并且执行多次另外的离子注入步骤的情况下，在后的离子注入步骤的注入深度小于在前的离子注入步骤的注入深度；

在该至少一次另外的离子注入步骤中的每一次之后进行退火，以在所述第一区和第二区中形成位错。

5.根据权利要求4所述的方法，其中在所述第一离子注入步骤、第二离子注入步骤以及所述至少一次另外的离子注入步骤中的一个或多个之前，在所述第一区和第二区上方选择性地形成掩膜层，使得至少所述第一区和第二区之一的一部分或多个部分被覆盖，所述多个部分中相邻的部分之间未被所述掩膜层覆盖。

6.根据权利要求4所述的方法，所述半导体衬底包括NMOS器件区和PMOS器件区，其中仅在NMOS器件区内执行所述第一离子注入步骤、第二离子注入步骤、所述至少另一次离子注入步骤以及相应的退火。

7.根据权利要求1-6之一所述的方法，其中所述位错对位于所述第一区和第二区之间的沟道区施加拉应力，使得沟道区的电子迁移率增加。

8.根据权利要求1-6之一所述的方法，进一步包括在所述第一区和第二区上方形成半导体层，以使得所述位错不暴露于自由表面。

9.根据权利要求1-6之一所述的方法，其中所述第一区和第二区分别是晶体管的源区和漏区，或者所述第一区和第二区分别是要形成晶体管的源区和漏区的区域。

10.根据权利要求1-6之一所述的方法，其中所述半导体衬底是Si衬底、SiGe衬底、SiC衬底、GaAs衬底或GaN衬底。

11.一种晶体管，包括：

半导体衬底；

形成在所述半导体衬底上的栅极电介质；

形成在所述栅极电介质上的栅极；

位于所述栅极电介质下方的沟道区；

位于所述半导体衬底中、且分别在所述沟道区两侧的源区和漏区，

其中至少所述源区和漏区之一包含毗邻所述沟道区、在垂直于所述半导体衬底的表面的方向上排列的一组位错，该组位错包含至少两个位错。

12.根据权利要求11所述的晶体管，其中至少所述源区和漏区之一还含有至少另一个位错，该至少另一个位错相比于所述第一组位错更远离所述沟道区。

13.根据权利要求11所述的晶体管，其中至少所述源区和漏区之一还含有在垂直于所述半导体衬底的表面的方向上排列的至少另一组位错，该至少另一组位错包含至少两个位错，且相比于所述第一组位错更远离所述沟道区。

14.根据权利要求11-13中任一项所述的晶体管，其中所述位错对位于源区和漏区之间的沟道区施加拉应力，使得所述沟道区的电子迁移率增加。

15.根据权利要求11-13中任一项所述的晶体管，其中所述晶体管为NMOS晶体管。