[发明专利]晶体管及其制造方法

说明书

技术领域

本发明涉及半导体器件制造领域，尤其涉及晶体管及其制造方法。

背景技术

通常，集成电路包含形成在衬底上的NMOS(n型金属-氧化物-半导体)晶体管和PMOS(p型金属-氧化物-半导体)晶体管的组合。集成电路的性能与其所包含的晶体管的性能有直接关系。因此，希望提高晶体管的驱动电流以增强其性能。

美国专利申请No.2010010381068105A公开了一种晶体管，在该晶体管的沟道区与源/漏区之间形成位错，这种位错产生拉应力，该拉应力提高了沟道中的电子迁移率，由此晶体管的驱动电流得以增加。图12a-c示出了这种位错的形成。在图12a中，对已经形成了栅极电介质2和栅极3的半导体衬底1进行硅注入，从而形成非晶区域，如图中阴影部分所示。在图12b中，对该半导体衬底1进行退火，使得非晶区域再结晶，在再结晶过程中，水平方向和竖直方向上的两个不同的晶体生长前端相遇，如图中箭头所示，从而形成了图12c所示的位错。

然而，当在漏区形成位错时，由于漏区与衬底之间的电压差，结漏电流(junction leakage)会增加。

发明内容

本发明的目的是提供一种晶体管以及一种晶体管的制造方法。

本发明的制造晶体管的方法包括如下步骤：

在形成了栅极的半导体衬底上形成掩膜层，所述掩膜层覆盖所述栅极以及所述半导体衬底；

图形化该掩膜层，使得仅源区的至少一部分暴露；

对所述源区的暴露部分进行第一离子注入步骤；以及

对所述半导体衬底进行退火以在源区的暴露部分形成位错。

本发明的晶体管包括：

半导体衬底；

形成在所述半导体衬底上的栅极电介质；

形成在所述栅极电介质上的栅极；

位于所述半导体衬底中、且分别在所述栅极两侧的源区和漏区，

其中仅所述源区包含至少一个位错。

根据本发明，由于仅在源区中形成一个或多个位错，在可能增加沟道区的电子迁移率的同时，减少结漏电流增加的可能性。

本发明的其它方面和优点将在以下结合附图更详细地描述。

附图说明

图1示出了根据本发明第一实施方式的晶体管的示意图。

图2a-c是根据本发明的第一实施方式制造晶体管的方法步骤的示意图

图3示出了根据本发明的第二实施方式的晶体管的示意图。

图4a-b示出了根据本发明的第二实施方式的晶体管的制造方法的步骤之一的示意图。

图5a-b示出根据本发明的第二实施方式的变型的晶体管制造步骤的示意图。

图6示出了根据本发明的第三实施方式的晶体管的示意图。

图7示出了根据本发明的第三实施方式的晶体管的制造方法的步骤之一的示意图。

图8示出了根据本发明的第四实施方式的一个例子的晶体管的制造方法的步骤之一的示意图。

图9示出了根据本发明的第四实施方式的一个例子的晶体管的示意图。

图10示出了根据本发明的第四实施方式的另一个例子的晶体管的制造方法的步骤之一的示意图。

图11示出了根据本发明的第四实施方式的另一个例子的晶体管的示意图。

图12a-c示出了现有技术中位错的形成。

具体实施方式

以下结合附图描述本发明的优选实施例。附图是示意性的并未按比例绘制，且只是为了说明本发明的实施例而并不意图限制本发明的保护范围。贯穿附图相同的附图标记表示相同或相似的部件。为了使本发明的技术方案更加清楚，本领域熟知的工艺步骤及器件结构在此省略。

<第一实施方式>

图1示出了根据本发明第一实施方式的晶体管的示意图。如图1所示，晶体管100包括半导体衬底102、形成在所述半导体衬底102上的栅极电介质104、形成在所述栅极电介质104上的栅极106、在所述半导体衬底102中且分别位于栅极106两侧的源区108和漏区110、以及沟道区112，所述沟道区112位于源区108和漏区110之间且在栅极电介质104下方。在图1所示的晶体管100中，所述源区108包含毗邻所述沟道区112的位错101。所述位错对沟道区112施加拉应力(如图中箭头所示)，这种拉应力使得沟道区的电子迁移率增加。