[发明专利]一种信号发生器及其波表重组方法

说明书

技术领域

本发明是关于信号处理技术，特别是关于信号发生器技术，具体的将是关于一种直接数字合成(Direct Digital Synthesis DDS)方法。

背景技术

目前市场上的存储器种类非常多，主要有易失性的RAM和DRAM、非易失性的EEPROM、ROM、EPROM、NOR、NAND闪存、铁电存储器(FeRAM)和新兴的磁性存储器(MRAM)。应用信号发生器时，要选择合适的存储器。

SRAM具有丰富的访问接口，控制简单、访问速度也很快；但是它的一个基本单元通常由4～6个晶体管组成，成本很高，尤其在信号源要求大容量的任意波时，成本尤其难以接受。

某些基于现场可编程门阵列FPGA的信号源产品使用内嵌的存储器单元作为波形内存，如基于SRAM工艺的现场可编程门阵列FPGA内部存储单元，但是由于容量有限，也不适合大容量任意波的需求。

Flash具有非易失性，但其操作方式，以及较低的擦除、写入、读取效率显然不适合对输出频率要求越来越高的信号源产品。

DRAM的一个存储单元大约需要一个晶体管和一个电容，由于实现工艺的不同，结构较SRAM要简单许多，无论集成度、生成成本以及体积、容量，DRAM都比SRAM具有优势。但是DRAM需要不断的刷新，才能保存数据，并且系统接口复杂，读写速度不如SRAM。

DRAM+FPGA能实现高采样率、大波表的任意波输出，并能通过修改采样时钟的频率以及任意波波表的长度来修改最终输出波形的频率，成为很多任意波发生器(AWG)的首选解决方案。图1为现有技术中的信号发生器的结构示意图，信号发生器包括：主板101、现场可编程门阵列FPGA106、数模转换芯片(DAC)107、模拟电路108及外部波形存储器109。主板包括CPU102、CPU外围设备、LCD屏103、键盘104及时钟源105等。现场可编程门阵列FPGA106包括：CPU接口模块110，时钟模块111，外部存储控制器112，内部信号源113，地址累加器114，数据选择模块115，先入先出(First Input First Output FIFO)模块116，数据处理模块117及外设控制模块118。

发明人在实现本发明过程中，发现现有技术中至少存在下面问题：

由于DRAM的工作特点，它的总线利用率不可能达到100％，以一颗200M工作频率、16bits数据位宽的DDR2SDRAM为例，在最理想的逐点读取的情况下，总线利用率约为80％，吞吐量为640MByte/S；如果是跳点读取，总线利用率最低会急剧下降到10％。上述信号发生器只有逐点读取DRAM，才能满足高采样率输出的要求，在波表长度较大的情况下，无法输出较高频率的波形。举例说来，上述信号发生器产品，采样率可调范围10M～1.25GSa/S，波形长度128～8MPts，输出频率只有9.76MHz～1.25Hz的范围。

发明内容

本发明提供一种信号发生器及其波表重组方法，以提高大波表任意波的输出频率范围和频率精度。

在一实施例中，本发明提供一种信号发生器，包括：CPU、现场可编程门阵列FPGA、外部波形存储器、数模转换芯片及模拟电路，所述的现场可编程门阵列FPGA通过CPU接口连接所述CPU，所述外部波形存储器与所述现场可编程门阵列FPGA中的外部存储控制器连接，所述的外部波形存储器包含：用户波表存储模块及缓冲波表存储模块，所述的用户波表存储模块用于存储用户波表；所述现场可编程门阵列FPGA包括：工作模式判断模块，位于所述CPU接口中，用于判断任意波的工作模式是否为抽点模式；波表重组模块，与所述CPU接口连接，控制所述外部存储控制器从所述用户波表存储模块中抽取波表，将抽取的波表存储到所述缓冲波表存储模块，并输出存储的波表。

在另一实施例中，本发明提供一种一种波表重组方法，利用权利要求1所述的信号发生器，其特征在于，所述的方法包括：判断任意波的工作模式是否为抽点模式；如果是，从用户波表存储模块中抽取波表；将抽取的波表存储到缓冲波表存储模块；输出所述缓冲波表存储模块中存储的波表。

本发明的有益技术效果：本发明提高了大波表任意波的输出频率范围和频率精度。本发明实现频率改变时只需要计算抽点频率字、抽点周期数等参数，节省了CPU花费的时间。

附图说明