[发明专利]一种掉电记忆电路

说明书

技术领域

本发明涉及一种应用电路，具体的涉及一种掉电记忆电路。

背景技术

现有的掉电记忆电路形形色色种类繁多，但大多结构复杂，功能复杂，而在一些只需要功能单一的应用场合下，往往是采用复杂电路结构的掉电记忆电路来完成单一功能的掉电记忆功能，这样一方面成本会有所提高，另外一方面，电路结构一旦复杂化后，其背后的不稳定因素也在增加，如此便在无形之中降低了产品合格率。

发明内容

为克服现有技术中的不足，本发明的目的在于提供一种结构简单的掉电记忆电路。

为了解决上述技术问题，实现上述目的，本发明采用了如下技术方案：

一种掉电记忆电路，包括一检测芯片IC1，所述检测芯片IC1包括输入输出端i/o1、i/o2、i/o3、i/o4以及复位端REST，所述输入输出端i/o4连接三极管Q1的集电极，所述三极管Q1的基极通过一电阻R1接检测电源V，所述三极管Q1与电阻R1的连接端还通过一电阻R2接地，所述三极管Q1的发射极连接在所述电阻R2的接地端，所述三极管Q1的基极与发射极之间跨接一电容C1，所述输入输出端i/o1、i/o2及i/o3分别连接在一存储芯片IC2的第八引脚、第五引脚和第六引脚上，所述存储芯片IC2的第一引脚、第二引脚、第三引脚、第四引脚和第七引脚相互连接后接地。

进一步的，所述复位端REST通过一电阻R3连接在所述输入输出端i/o1上，所述复位端REST与所述电阻R3连接端还通过一二极管D1连接在所述输入输出端i/o1上，所述复位端REST与所述电阻R3连接端还连接有一电容C2，所述电容C2连接一极性电容C3，所述极性电容C3连接在所述所述输入输出端i/o1上，所述电容C2与极性电容C3连接端接地。

进一步的，所述输入输出端i/o1与输入输出端i/o2之间跨接电阻R5。

进一步的，所述输入输出端i/o1与输入输出端i/o3之间跨接电阻R4。

本发明的掉电记忆电路的工作过程如下：

检测电源V通过电阻R1到三极管Q1的基极，所述三极管Q1导通，通过检测芯片IC1的输入输出端i/o4检查的时候有电，如果检测电源V掉电，则所述三极管Q1不导通，所述检测芯片IC1的输入输出端i/o4检查的时候没有电，此时存储芯片IC2保存掉电前所有的参数设置。

本发明具有以下优点：

本发明的掉电记忆电路结构简单，使用方便。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。本发明的具体实施方式由以下实施例及其附图详细给出。

附图说明

图1为本发明的掉电记忆电路的电路原理图。

具体实施方式

下面结合附图和实施例对本发明的技术实施过程做进一步说明。

参见图1所示，一种掉电记忆电路，包括一检测芯片IC1，所述检测芯片IC1包括输入输出端i/o1、i/o2、i/o3、i/o4以及复位端REST，所述输入输出端i/o4连接三极管Q1的集电极，所述三极管Q1的基极通过一电阻R1接检测电源V，所述三极管Q1与电阻R1的连接端还通过一电阻R2接地，所述三极管Q1的发射极连接在所述电阻R2的接地端，所述三极管Q1的基极与发射极之间跨接一电容C1，所述输入输出端i/o1、i/o2及i/o3分别连接在一存储芯片IC2的第八引脚8、第五引脚5和第六引脚6上，所述存储芯片IC2的第一引脚1、第二引脚2、第三引脚3、第四引脚4和第七引脚7相互连接后接地。

进一步的，所述复位端REST通过一电阻R3连接在所述输入输出端i/o1上，所述复位端REST与所述电阻R3连接端还通过一二极管D1连接在所述输入输出端i/o1上，所述复位端REST与所述电阻R3连接端还连接有一电容C2，所述电容C2连接一极性电容C3，所述极性电容C3连接在所述所述输入输出端i/o1上，所述电容C2与极性电容C3连接端接地。

进一步的，所述输入输出端i/o1与输入输出端i/o2之间跨接电阻R5。

进一步的，所述输入输出端i/o1与输入输出端i/o3之间跨接电阻R4。

上述实施例只是为了说明本发明的技术构思及特点，其目的是在于让本领域内的普通技术人员能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡是根据本发明内容的实质所作出的等效的变化或修饰，都应涵盖在本发明的保护范围内。