[发明专利]一种高介电常数栅介质材料及其制备方法

说明书

技术领域

本发明涉及半导体材料及其制备领域，特别涉及一种高介电常数的栅介质材料及其制备方法。

背景技术

高k栅介质材料在CMOS(互补金属氧化物半导体)工艺，尤其是45nm及以下的技术代中已经得到广泛关注及应用。高k栅介质材料的引入可以保证在相同等效氧化层厚度(EOT)的情况下，有效地增加栅介质的物理厚度，从而可以达到抑制栅漏电流的目的。HfO₂是目前被认为是最有可能被应用到CMOS工艺中的高k栅介质材料之一。HfO₂的相对介电常数k值在16-25之间，带隙约为5.8eV，导带偏移量约为1.4eV，这些电学性质符合MOS器件对高k栅介质材料选择的要求，并有望作为MOS器件的栅介质层来降低栅极漏电流。

虽然HfO₂作为高k栅介质材料具有明显优势和应用前景，但随着MOS器件特征尺寸进一步缩小，尤其是进入32nm及以下技术节点，HfO2也暴露出一些不足之处，如较低的重结晶温度(400℃-500℃)、与衬底Si之间的热不稳定性、有待进一步提高的k值等。因而，如何解决上述的不足之处成为决定HfO₂能否在下一个工艺节点得到应用的关键。

通常，HfO₂有三种不同的晶体结构，即单斜晶相(k值约为16，室温下稳定)、四角晶相(k值约为33，1800℃左右稳定)和立方晶相(k值约为29，2700℃左右稳定)，如图1所示。有报道指出，Hf基高k栅介质材料的多晶结构并不会导致过大的漏电流密度，英特尔公司在其45nm技术代的工业生产中也证实了该结论。因此，如何通过材料及工艺优化而设计出具有固定结晶结构的Hf基高k栅介质是提高k值和增强热稳定性的方法之一。

另一方面，随着MOS器件特征尺寸进一步缩小，对栅介质薄膜的厚度要求更高，而对于超薄薄膜(如1-3nm)，现有工艺一般较难形成连续的结晶结构，因此，超薄薄膜的结晶化问题也是待解决的问题之一。

发明内容

本发明的目的旨在至少解决上述技术问题之一，特别是提供一种具有较大带隙、更高k值和高热稳定性的Hf基栅介质材料，并解决了超薄薄膜的结晶化问题。

为达到上述目的，一方面，本发明提出一种高介电常数栅介质材料Hf_1-xSi_xO_y，其特征在于：所述Hf_1-xSi_xO_y具有立方晶相或四角晶相，介电常数为18-34，所述x的范围为0.02-0.1。

另一方面，本发明提出一种高介电常数栅介质材料Hf_1-xSi_xO_y的制备方法，包括以下步骤：将含Hf源的材料A与含Si源的材料B或者将含Hf源和Si源的材料C通过成膜工艺淀积在半导体衬底上；退火，退火温度为500-800℃，形成具有立方晶相或四角晶相的Hf_1-xSi_xO_y薄膜，其中，所述x的范围为0.02-0.1。

优选地，所述退火温度为650-800℃。

可选地，退火时间为5-300s，优选的为20-120s。

可选地，退火氛围为N₂或N₂+O₂，其中，当所述退火氛围为N₂+O₂时，O₂的含量为0.1％-1％(体积)。

可选地，所述成膜工艺包括：物理气相淀积PVD、金属有机化学气相淀积MOCVD和原子层淀积ALD中的任意一种工艺。

可选地，采用所述物理气相淀积PVD工艺成膜时，成膜方式包括以下两种：共溅射所述材料A的靶材和所述材料B的靶材，或者溅射所述材料C的靶材，以在所述半导体衬底上形成非晶相或单斜晶相的Hf_1-xSi_xO_y薄膜；分别逐层溅射所述材料A的靶材和所述材料B的靶材，以在所述半导体衬底上形成一个或多个淀积循环层，每个所述淀积循环层包括一个所述材料A层和一个所述材料B层。其中，所述材料A包括HfO₂或Hf，所述材料B包括SiO₂或Si，所述材料C包括三元氧化物Hf_1-aSi_aO_b，其中a的范围为0.02-0.1。