[发明专利]基于双应力薄膜技术的半导体器件的制作方法

说明书

技术领域

本发明涉及半导体技术，特别涉及一种基于双应力薄膜技术的半导体器件的制作方法。

背景技术

随着半导体制造技术的发展，双应力薄膜(dual stress liner)技术得到了广泛的应用，其可提高半导器件的响应速率，同时降低半导体器件的功耗。图1～图14为现有技术中基于双应力薄膜技术的半导体器件的制作方法的过程剖面示意图，该方法主要包括：

步骤101，参见图1，提供一半导体衬底1001，在半导体衬底1001上形成N阱1002、P阱1003以及浅沟槽隔离区(STI)1004。

首先，采用双阱工艺来定义N型金属氧化物半导体(NMOS)管和P型金属氧化物半导体(PMOS)管的有源区，从而得到N阱1002和P阱1003。

然后，通过光刻以及刻蚀等工艺，在半导体衬底1001上形成STI 1004，用于电绝缘所形成的NMOS管和PMOS管的有源区。

步骤102，参见图2，在半导体衬底1001表面生长栅氧化层和沉积多晶硅，并利用光刻、刻蚀和离子注入等工艺在P阱1003上方形成NMOS管的栅极1005，在N阱1002上方形成PMOS管的栅极1006，在STI 1004上方形成NMOS管和PMOS管重叠区域的栅极1007，其中位于STI 1004上的栅极1007直接与STI 1004接触。

另外，对NMOS管、PMOS管和二者重叠区域的位置进行清楚地说明：图2A中圆环11所示区域为PMOS管的区域，圆环13所示区域为NMOS管的区域，圆环11和圆环13重合的区域12为NMOS管和PMOS管重叠区域。

步骤103，参见图3，进行轻掺杂漏(LDD)注入，在NMOS管栅极1005两侧的半导体衬底1001上形成轻掺杂漏极1008和轻掺杂源极1009。

注入的离子为N型元素，例如磷或砷。

在半导体器件微型化、高密度化、高速化和系统集成化等需求的推动下，栅极结构的宽度不断减小，其下方的沟道长度也不断减小，然而漏端的电压并没有显著减小，这就造成了在漏端的电场的增加，使得附近的电荷具有较大的能量，这些热载流子有可能穿越栅氧化层，引起了漏电流的增加，因此，需要采用一些手段来降低漏电流出现的可能性，如LDD注入。

步骤104，参见图4，进行LDD注入，在PMOS管栅极1006两侧的半导体衬底1001上形成轻掺杂漏极1010和轻掺杂源极1011。

注入的离子为P型元素，例如硼或铟。

步骤105，参见图5，在半导体衬底1001表面依次沉积二氧化硅(SiO₂)和氮化硅(Si₃N₄)，并采用干法刻蚀工艺刻蚀晶片表面的氮化硅，采用湿法刻蚀工艺刻蚀晶片表面的二氧化硅，在NMOS管的栅极1005两侧、PMOS管的栅极1006两侧，重叠区域的栅极1007两侧形成侧壁层1012。

其中，侧壁层1012包括第一侧壁层和第二侧壁层，第一侧壁层为刻蚀后的二氧化硅，第二侧壁层为刻蚀后的氮化硅。

侧壁层1012可用于防止后续进行源漏注入时过于接近沟道以致发生源漏穿通，即注入的杂质发生扩散从而产生漏电流。

步骤106，参见图6，以NMOS管的栅极1005两侧的侧壁层1012作为掩膜进行离子注入，从而形成NMOS管的漏极1013和源极1014。

注入的离子为N型元素，例如磷或砷，N型离子注入后形成的结深比进行LDD注入后形成的结深略大。

需要说明的是，由于侧壁层1012可作为栅极1005的保护层，因此注入的离子难以进入栅极，从而仅对栅极两侧的半导体衬底1001实现了注入，并最终形成漏极1013和源极1014。

步骤107，参见图7，以PMOS管的栅极1006两侧的侧壁层1012作为掩膜进行离子注入，从而形成PMOS管的漏极1015和源极1016。

注入的离子为P型元素，例如硼或铟，P型离子注入后形成的结深进行LDD注入后形成的结深略大。

步骤108，参见图8，实施硅化物工艺，就是沉积镍(Ni)、钛(Ti)或者钴(Co)等任一种金属，由于这些金属可以与硅反应，但是不会与硅氧化物如二氧化硅(SiO₂)或硅氮化物如氮化硅(Si₃N₄)等反应，所以只会在露出的栅极1005、栅极1006、栅极1007表面或者半导体衬底1000表面，硅与沉积的金属反应形成金属硅化物1017。