[发明专利]一种实现STM-1接口汇聚多路Ethernet over E1协议转换的装置无效
申请号: | 201010512620.5 | 申请日: | 2010-10-19 |
公开(公告)号: | CN101977186A | 公开(公告)日: | 2011-02-16 |
发明(设计)人: | 张骏;项凌骏;向斌;张晓聪;李超 | 申请(专利权)人: | 珠海市佳讯实业有限公司;杭州瑞纳科技有限公司 |
主分类号: | H04L29/06 | 分类号: | H04L29/06;H04Q11/00 |
代理公司: | 广州嘉权专利商标事务所有限公司 44205 | 代理人: | 李柏林 |
地址: | 519020 广东省珠海市*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 一种 实现 stm 接口 汇聚 ethernet over e1 协议 转换 装置 | ||
技术领域
本发明涉及一种协议转换器汇聚技术,特别是一种实现STM-1接口汇聚多路Ethernet over E1协议转换的装置。
背景技术
SDH技术原理:
1.字节间插复用:SONET/SDH是基于时分多路复用(TDM)的一种技术。具体讲SDH体制有一套标准的速率等级,基本的信号传输等级是STM-1,高等级的信号系列STM-4、STM-16等,都是将低速率的STM-1通过字节间插同步复用而成,复用的个数是4的倍数。
2.SDH帧结构:ITU-T规定了STM-N的帧是以字节为单位的矩形块状帧结构,如图1所示。从图中看出STM-N的信号是9行×270×N列的帧结构。此处的N与STM-N的N相一致。表示此信号由N个STM-1信号通过字节间插复用而成。由此可知,STM-1信号的帧结构是9行×270列的块状帧。需要说明的是,上面将信号的帧结构等效为块状,仅仅是为了分析的方便,STM-N信号在线路上传输时也遵循按比特的传输方式,即:帧结构中的字节从左到右,从上到下一个字节一个字节的传输,传完一行再传下一行,传完一帧再传下一帧。
HDLC技术原理:
HDLC是面向比特的数据链路控制协议的典型代表,该协议不依赖于任何一种字符编码集;数据报文可透明传输,用于实现透明传输的“0比特插入法”易于硬件实现;全双工通信,有较高的数据链路传输效率;所有帧采用CRC检验,对信息帧进行顺序编号,可防止漏收或重份,传输可靠性高;传输控制功能与处理功能分离,具有较大灵活性。在HDLC中,数据和控制报文均以帧的标准格式传送。HDLC中的帧类似于BSC的字符块,但BSC协议中的数据报文和控制报文是独立传输的,而HDLC中的命令应以统一的格式按帧传输。HDLC的完整的帧由标志字段(F)、地址字段(A)、控制字段(C)、信息字段(I)、帧校验序列字段(FCS)等组成,如图2所示,标志字段为01111110的比特模式,用以标志帧的起始和前一帧的终止。标志字段也可以作为帧与帧之间的填充字符。帧校验序列字段可以使用16位CRC,对两个标志字段之间的整个帧的内容进行校验。FCS的生成多项式CCITTV 4.1建议规定的X16+X12+X5+1。
802.3以太网帧格式:
以太网这个术语通常是指由DEC,Intel和Xerox公司在1982年联合公布的一个标准,它是当今TCP/IP采用的主要的局域网技术,它采用一种称作CSMA/CD的媒体接入方法。以太网帧格式由前导码(7字节)、帧起始定界符(1字节)、目的MAC地址(6字节)、源MAC地址(6字节)、类型/长度(2字节)、数据(46~1500字节)、帧校验序列(4字节)。如图3所示。
网桥原理:
从STM-1帧格式里解码出63个VC12(E1)通道,每个VC12(E1)通道按照HDLC协议解码出以太网数据,从GMII接口发送数据流到GE PHY芯片。反之,GE PHY将收到的原始以太网数据包,从GMII接口发送数据流到FPGA的GMAC接口模块,取出以太网帧格式中的目的MAC地址,查找缓存的地址表,找出此次数据包流向的VC12通道,并按照HDLC协议遍码,从相应的VC12通道发送出去。如果以太网数据包为广播包或未知单播包,则需要从63个通道广播出去。
国内大部分厂家采用套片的方案来实现光汇聚网桥的核心功能,但是由于采用了大量国外的套片解决方案,价格居高不下,影响了该方案的推广。
发明内容
为了解决上述的技术问题,本发明的目的是提供一种结构简单、成本低且性价比高的实现STM-1接口汇聚多路Ethernet over E1协议转换的装置。
本发明解决其技术问题所采用的技术方案是:
一种实现STM-1接口汇聚多路Ethernet over E1协议转换的装置,包括STM-1光模块,所述STM-1光模块通过155M差分信号连接有CDR模块,所述CDR模块通过155M差分信号连接有FPGA电路,所述FPGA电路通过D/A总线分别连接有DDR2SDRAM模块和CPU模块,所述FPGA电路通过GMII接口连接有GE PHY芯片模块,所述GE PHY芯片模块连接有GE x 2接口。
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