[发明专利]半导体器件及其形成方法

说明书

技术领域

本发明涉及半导体技术领域，具体来说，涉及一种半导体器件及其形成方法。

背景技术

随着CMOS电路线宽的不断缩小，晶体管的一个关键指标：栅介质层厚度也要不断缩小。以Intel的制程技术发展为例，90nm技术代实际应用的栅介质层厚度最低达到了1.2nm，45nm时代更是需要低至1nm以下的栅介质层厚度。不过栅介质层厚度是不能无限缩小的，因为薄到2nm以下的氧化硅(SiO₂)层不再是理想的绝缘体，器件工作时，易出现明显的栅漏电流(gate leakage)，而且此栅漏电流将随栅介质层厚度的减小而呈指数级上升，选用厚度为1nm以下的SiO₂作为栅介质层时，此栅漏电流通常就会大到无法接受的程度。

因此，在45nm，32nm或28nm技术代，业界启用具有高介电常数(High-k)的介电材料替代SiO₂作为栅介质层。如图1所示，半导体器件包括形成于基底10上的栅介质层12、形成于所述栅介质层12上的栅极14，以及，环绕所述栅介质层12和所述栅极14的侧墙16。其中，栅极14多选用金属栅极；栅介质层12选用高介电材料，如二氧化铪(HfO₂)或二氧化锆(ZrO₂)，以HfO₂为例，其介电常数为25，而SiO₂的介电常数为4，相比于SiO₂，HfO₂的介电常数高了5倍左右，所以，在承受同样电压同样电场强度的情况下，选用HfO₂作为栅介质层的器件相比于选用SiO₂作为栅介质层的器件，其栅介质层厚度可以高出大约5倍，利于减小栅漏电流。

然而，实践发现，选用高介电常数材料作为栅介质层时，沟道内的载流子迁移率会降低，继而，减小处于工作状态的器件中沟道内的电流。

发明内容

为了解决上述问题，本发明提供了一种半导体器件及其形成方法，利于增强沟道内的载流子迁移率。

本发明提供一种半导体器件，包括栅介质层，形成于半导体基底上；栅极，形成于所述栅介质层上；其中所述栅介质层包括含铪或/和含锆稀土氧化物，且所述栅介质层为立方晶系的单晶，所述栅介质层沿所述半导体基底的晶格方向外延生长。

本发明提供的一种半导体器件的形成方法，包括如下步骤：将半导体基底置于反应腔中；向所述反应腔中通入含铪或/和含锆反应物、以及稀土反应物，以在所述半导体基底上外延形成单晶的栅介质层，且所述栅介质层为立方晶系，其晶格生长方向与所述半导体基底的晶格方向一致；在所述栅介质层上形成栅极。

与现有技术相比，采用本发明提供的技术方案具有如下优点：

通过采用含铪或/和含锆稀土氧化物作为栅介质层，利于调节所述栅介质层与半导体基底材料的晶格常数的匹配度，使减小所述栅介质层和所述半导体基底之间晶格常数差异成为可能，从而可通过外延工艺在半导体基底上形成单晶的栅介质层，利于改善所述栅介质层和所述半导体基底之间的界面质量，进而利于增强沟道内的载流子迁移率；

同时，外延的栅介质层与半导体基底之间的晶格常数差异可以在半导体基底中引入应力。其中，当栅介质层的晶格常数小于半导体基底的晶格常数时，沟道内产生压应力，利于进一步增强PMOS晶体管沟道内的载流子迁移率；反之，当栅介质层的晶格常数大于半导体基底的晶格常数时，沟道内产生拉应力，利于进一步增强NMOS晶体管沟道内的载流子迁移率。而本发明之栅介质层可根据需要调整晶格常数，因而可灵活调整沟道内的应力。

附图说明

图1所示为现有技术中半导体器件的结构示意图；

图2所示为本发明之含铪稀土氧化物第一实施例的X射线衍射图；

图3所示为本发明之含铪稀土氧化物第二实施例的X射线衍射图；

图4所示为本发明之含铪稀土氧化物第三实施例的X射线衍射图；

图5所示为本发明之半导体器件的第一实施例的结构示意图；

图6所示为本发明之半导体器件的第二实施例的结构示意图。

具体实施方式

下文的公开提供了许多不同的实施例或例子以实现本发明提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本发明。

此外，本发明可以在不同实施例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论的各种实施例和/或设置之间的关系。