[发明专利]一种输出基站主时钟的方法和装置

说明书

技术领域

本发明涉及移动通信技术领域，特别是涉及一种输出基站主时钟的方法和装置。

背景技术

在时分复用同步码分多址(TD-SCDMA，Time Division Synchronous CDMA)系统和TD-LTE(即TD-SCDMA的长期演进)系统中，基站根据全球定位系统(GPS，Global Position System)或其他同步时钟源来调整炉温控制晶体振荡器(OCXO，Oven Controlled Crystal Oscillator)和数字锁相环输出的时钟，并以此时钟为基准作为基带单元(BBU，Baseband Unit)系统主时钟，这里称为基站主时钟。基站主时钟将产生TD_SCDMA/TD-LTE系统帧定时信号、时隙定时等同步信号，分配给基站的其他板卡，保证BBU基站同步、切换等功能的实现。系统主时钟要求有高准确度、高稳定度和低相位噪声，尤其在TD-LTE系统中，基站系统的业务数据有更高的传输速率。而高质量的基站主时钟可以降低数据传输的误码率。

图1现有技术中的基站主时钟输出系统的结构示意图。如图1所示，GPS模块101接收GPS产生的秒脉冲信号发送到CPLD模块102；CPLD模块102接收GPS模块201发送的秒脉冲信号和数字锁相环106输出的时钟信号，进行鉴频或鉴相，并输出结果信息给CPU处理模块103；CPU处理模块103根据CPLD模块102的输出结果信息计算出晶振调节值，并输出给数模转换器104；数模转换器104接收来自CPU处理模块103的晶振调节值，并进行数模转换处理，用所得到的模拟信号对OCXO 105进行调节；OCXO 105在数模转换器输出的调节值的调节下输出10MHz的时钟信号；数字锁相环106以OCXO 105的输出为参数，输出本地的61.44MHz的时钟信号，将该时钟信号输出给CPLD模块102的同时作为基站主时钟输出。

但是，目前的输出基站主时钟的方案中，数字锁相环将10MHz倍频到61.44MHz，在系统启动后直接设置数字锁相环芯片参数，数字锁相环只要可以锁定，内部芯片的参数就不再调整。在图1所示的结构中，CPU处理模块完成对GPS的跟踪锁定后，系统主时钟精度完全依赖OCXO和数字锁相环自身。但是，OCXO在不同环境下存在差异，且数字锁相环的高频和低频相位噪声具有不确定性，因此，当相位噪声较大时，会影响系统主时钟的输出，使本地的61.44MHz时钟恶化。尤其是在TD_SCDMA向TD-LTE系统兼容时，由于时钟质量较差，导致高传输速率的数据具有很高的误码率，使TD-LTE传输的带宽指标无法完成。

综上所述，现有的输出基站主时钟的方案，其输出的基站主时钟的相位噪声和抖动较大。

发明内容

本发明公开了一种输出基站主时钟的方法，该方法能够降低基站主时钟的相位噪声和抖动。

本发明还公开了一种输出基站主时钟的装置，该装置能够降低基站主时钟的相位噪声和抖动。

为达到上述目的，本发明的技术方案是这样实现的：

本发明公开了一种输出基站主时钟的方法，在基站主时钟输出系统中，数字锁相环以晶振的输出时钟为参考输出基站主时钟，该方法包括：

A、为数字锁相环中的环路滤波器选定多组环路滤波器参数；

B、计算数字锁相环中的环路滤波器在每一组环路滤波器参数下工作时，数字锁相环输出的时钟的抖动值；

C、选择最小抖动值所对应的一组环路滤波器参数作为数字锁相环中的环路滤波器的选定工作参数；

D、将数字锁相环中的环路滤波器在所述选定工作参数下工作时，数字锁相环输出的时钟作为基站主时钟。

本发明还公开了一种输出基站主时钟的装置，该装置包括：GPS模块、CPLD模块、CPU处理模块、模数转换器、晶振和数字锁相环，其中：

GPS模块，用于接收GPS产生的秒脉冲信号，并将GPS的秒脉冲信号发送到CPLD模块；

CPLD模块，用于接收GPS模块发送的秒脉冲信号和数字锁相环输出的时钟信号，进行鉴频或鉴相，并输出结果信息给CPU处理模块；

CPU处理模块，用于根据CPLD模块的输出的结果信息计算出晶振调节值，并输出给数模转换器；

数模转换器，用于对来自CPU处理模块的晶振调节值进行数模转换处理，用所得到的模拟信号对晶振进行调节；

晶振，用于在数模转换器输出的调节值的调节下输出标称频率的时钟信号；

数字锁相环，用于以晶振的输出时钟为参考，输出基站主时钟，同时将该时钟输出给CPLD模块；