[发明专利]基于阵列结构的处理器核心的通信方法及通信装置

说明书

技术领域

本发明涉及微处理器体系结构，更具体地，本发明涉及基于阵列结构的处理器核心的通信方法及通信装置。

背景技术

多核处理器是指将多个处理器核心及相关功能部件集成到一个处理器芯片上，从而形成包含有多个处理器核心的处理器结构。相较于以往的单核处理器，由于集成了多个处理器核心，所述多核处理器的数据处理能力大大提高。

在多核处理器数据处理能力大大提升的同时，处理器外部存储器的访问速度提高相对缓慢，特别是系统内存的存取速度已远不能满足处理器处理速度的需求。由于所述多核处理器在实际运行时通常会有多个处理器核心竞争访问处理器缓存、系统内存等存储资源，这就加剧了访问冲突，严重影响处理器的数据处理能力。

针对所述系统内存访问冲突的问题，申请号为200910186558.2的中国专利申请文件提供了一种利用多核处理器上的内部缓存来完成处理器核心间数据交互的方法。在该方法中，需要获取数据的处理器核心依次查找本地一级缓存、二级缓存、其他处理器核心的二级缓存，在均无法获取需要数据的情况下，所述处理器核心才会访问内存，从中读取数据并保存到对应的二级缓存中。

然而，这种处理器核心间数据交互的方法需要多次访问缓存，不同处理器核心间的数据交互有可能需要经过3次以上的访问操作才能完成数据交互，即请求数据的处理器核心需要访问本地一级缓存、二级缓存，直至访问到其他处理器核心的二级缓存。这种处理器核心间数据通信方式仍然不能有效提高处理器的数据处理能力。

发明内容

本发明解决的问题是提供一种基于阵列结构的处理器核心的通信方法及通信装置，提高阵列结构多核处理器片上数据的复用率，实现处理器核心间的高效数据交互。

为解决上述问题，本发明提供了一种基于阵列结构的处理器核心的通信方法，用于实现多核处理器中不同处理器核心之间的数据交互，包括：

发送端处理器核心获取数据发送指令并进行解析；

基于所述数据发送指令的解析结果，所述发送端处理器核心从其通用寄存器文件中获取数据，并将所述数据存储到其发送缓冲单元中；

发送端处理器核心将其发送缓冲单元中的数据发送至所述数据发送指令指示的目标处理器核心的接收缓冲单元；

目标处理器核心获取数据接收指令并进行解析；

基于所述数据接收指令的解析结果，所述目标处理器核心从其接收缓冲单元中获取数据，并将数据存储到其通用寄存器文件中。

可选的，所述数据发送指令与数据接收指令分别添加在处理器核心当前执行的可执行程序中。

可选的，所述数据发送指令中包含至少一个处理器核心标识，所述发送端处理器核心将其发送缓冲单元中的数据发送至所述数据发送指令指示的目标处理器核心的接收缓冲单元包括：基于所述处理器核心标识，将所述数据发送至一个或多个目标处理器核心的接收缓冲单元。

可选的，基于所述数据发送指令的解析结果，所述发送端处理器核心从其通用寄存器文件中获取数据，并将所述数据存储到其发送缓冲单元中包括：

在所述发送缓冲单元未达到存储容量上限时，所述发送端处理器核心从通用寄存器文件中获取数据；

在所述发送缓冲单元中存储数据达到存储容量上限后，所述发送端处理器核心暂停对数据发送指令进行解析，不再从通用寄存器文件中获取新的数据。

可选的，基于所述数据接收指令的解析结果，所述目标处理器核心从其接收缓冲单元中获取数据，并将数据存储到其通用寄存器文件中包括：

当所述接收缓冲单元中存储有数据时，目标处理器核心从所述接收缓冲单元中获取数据；

当所述接收缓冲单元中未存储数据时，目标处理器核心停止从所述接收缓冲单元中获取数据。

可选的，当有多个发送端处理器核心同时向同一目标处理器核心发送数据时，通过处理器核心外的同步管理单元进行所述数据发送操作的同步控制，并依次实现数据发送，所述同步控制包括：

发送端处理器核心获取同步指令并进行解析，所述同步指令中包含有参与同步的发送端处理器核心的信息；

基于所述同步指令的解析结果，发送端处理器核心向同步管理单元发送同步到达信号；

在同步到达信号发送完成后，发送端处理器核心暂停执行指令直至接收到同步管理单元提供的同步响应信号；

同步管理单元在获取所有参与同步的发送端处理器核心发送的同步到达信号后，向所有参与同步的发送端处理器核心返回同步响应信号；

在收到同步响应信号后，发送端处理器核心继续执行后续指令。