[发明专利]薄膜晶体管及其制造方法

说明书

技术领域

本发明的非限制性示例实施例涉及一种底栅式薄膜晶体管(TFT)，更具体地讲，涉及一种包括多晶半导体层的TFT及其制造方法。

背景技术

通产，制造用于显示装置的薄膜晶体管(TFT)可以包括以下步骤：在由玻璃或石英形成的透明基底上沉积非晶硅(a-Si)层、使a-Si层脱氢、掺入杂质离子来形成沟道并使a-Si层晶化来形成半导体层。

可以使用固相晶化(SPC)、准分子激光晶化(ELC)、金属诱导晶化(MIC)或金属诱导横向晶化(MILC)来执行使a-Si层晶化为poly-Si层的步骤。具体地讲，SPC通常包括在700℃以下的温度对a-Si层退火几小时至几十小时，在700℃以下的温度下，用于显示装置的TFT的玻璃基底发生变形。ELC通常包括通过向a-Si层照射准分子激光束来在短时间内将a-Si层局部加热至高温。MIC通常包括使诸如镍(Ni)、钯(Pb)、金(Au)或铝(Al)的金属与a-Si层接触或将金属注入到a-Si层中来诱导从a-Si层向poly-Si层的相变。另外，MILC通常包括在使通过金属与硅反应形成的硅化物横向扩散的同时连续地诱导a-Si层的晶化。

图1A和图1B为传统TFT的剖视图。

首先，图1A为顶栅式TFT的剖视图。参照图1A，可以在诸如玻璃基底或塑料基底的绝缘基底11上形成用于防止气体或湿气扩散的缓冲层12，并可以在缓冲层上形成a-Si层。

然后，使用一种上述的晶化方法使a-Si层晶化成poly-Si层并进行图案化，从而形成半导体层。可以使用氧化硅层或氮化硅层的单层或多层来形成栅极绝缘层16。

在这种情况下，半导体层可以包括沟道区13、源区14和漏区15，轻掺杂区14a和15a可以分别地形成在沟道区13与源区14之间和沟道区13与漏区15之间。

然后，可以在基底11上由导电材料形成栅电极17，并可以由绝缘材料形成中间层18，中间层18可以为绝缘层。

然后，可以蚀刻中间层18和栅极绝缘层16的预定区域以形成暴露半导体层的预定区域的接触孔。可以形成源电极和漏电极19，从而完成顶栅式TFT的制造。

接下来，图1B为底栅式TFT的剖视图。参照图1B，可以在诸如玻璃基底或塑料基底的绝缘基底21上形成缓冲层22，可以在基底21的基本整个表面上形成金属材料并进行图案化，从而形成栅电极23。

然后，可以在基底21的基本整个表面上使用氧化硅层或氮化硅层的单层或多层来形成栅极绝缘层24。

然后，可以在基底21的基本整个表面上沉积a-Si层并进行图案化，从而形成a-Si层图案25。

然后，可以在基底21的基本整个表面上形成绝缘层并进行图案化以在a-Si层图案25的沟道区域上形成蚀刻阻挡器(etch stopper)26。

然后，可以在基底21的基本整个表面上形成重掺杂的a-Si层并使用光致抗蚀剂图案和蚀刻阻挡器26进行图案化，从而形成限定源区和漏区的重掺杂a-Si层图案27。

接下来，可以在基底21的基本整个表面上沉积导电金属并使用光致抗蚀剂图案和蚀刻阻挡器26进行图案化以形成源电极和漏电极28。这样，可以完成底栅式TFT的制造。

由于半导体层可以使用poly-Si层(使用各种晶化方法之一得到)形成，上述的顶栅式TFT可以具有高导通/截止速度和高电子迁移率。然而，顶栅式TFT必须经过复杂的制造工艺，并且栅极绝缘层16与半导体层之间的界面会被暴露并易被污染或损坏。

相反，底栅式TFT可以使用简单的工艺来制造，并且栅极绝缘层24与沟道区之间的界面不会被暴露。然而，由于底栅式TFT不使a-Si层晶化，所以沟道区可使用a-Si层形成，从而使运行速度和电子迁移率劣化。

同时，如从顶栅式TFT所能看到的，可以形成轻掺杂漏(LDD)区来控制泄漏电流。然而，当通过掺杂杂质形成LDD区时，难以控制杂质掺杂工艺，使得LDD区的均匀性可能劣化并可能需要附加的光刻和掺杂工艺。

另外，在底栅式TFT中，可以将蚀刻阻挡器26形成为比栅电极23(未示出)的宽度宽的宽度来形成用于控制泄漏电流的抵消(offset)区域。然而，在这种情况下，当控制截止电流时，不能从根本上解决因泄漏电流导致的特性的劣化，并且既不能有效地控制泄漏电流又不能有效地控制工艺。

发明内容

本发明的非限制性示例实施例提供了一种薄膜晶体管(TFT)及制造该TFT的方法，该TFT具有晶化的沟道区，从而获得顶栅式TFT和底栅式TFT两者的优点。