[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及用于防止产生栅极引发漏极漏电(GIDL)以改善半导体器件的刷新(refresh)特性的半导体器件及其制造方法。

背景技术

一般来说，半导体存储器件由多个单位单元(cell，又称为晶胞)构成，每个单位单元包括一个电容器和一个晶体管。电容器用来暂时存储数据，晶体管利用半导体随环境而改变电导率的特性根据控制信号(字线)在位线与电容器之间传递数据。晶体管由包括栅极、源极和漏极在内的三个区域构成。根据输入至栅极的控制信号，在源极与漏极之间转移电荷。利用半导体的特性通过沟道区来实现电荷在源极与漏极之间的转移。

为了在半导体基板上形成晶体管，在半导体基板上形成栅极并将杂质掺杂于栅极的两侧以形成源极和漏极。为了增加半导体存储器件的数据存储容量，需要减小单位单元的大小。随着构成单位单元的电容器和晶体管的设计规则减小，单元晶体管的沟道长度逐渐地减小。这会导致产生短沟道效应和漏极引发势垒降低效应(DIBL)，从而使晶体管特性的稳定度劣化。由于沟道长度的缩短而发生的现象可以通过维持阈值电压来解决，从而使单元晶体管可以执行正常的操作。一般来说，晶体管沟道的长度越短，则沟道形成区域中所需的杂质掺杂浓度越大。

然而，当设计规则减小至小于100nm时，沟道形成区域中的杂质掺杂浓度需要相应地增加。这增大了存储节点(SN)结中的电场，从而使半导体存储器件的刷新特性劣化。为了防止该刷新特性劣化，使用具有三维沟道结构的单元晶体管，在该三维沟道结构中沿竖直方向形成沟道，因而，即使设计规则减小，也可维持晶体管的沟道长度。也就是说，虽然在水平方向上的沟道维度为短的，但由于通过向沟道提供竖直维度而使总沟道长度增大，所以可以减小掺杂浓度，从而防止刷新特性劣化。

除此之外，随着半导体器件的集成度增加，字线与连接至单元晶体管的位线之间的距离变短。所以，寄生电容会增加，从而使得用于将通过位线传递的数据放大的感测放大器的操作裕量(operationmargin)劣化。这对半导体器件的操作可靠性造成有害的影响。已经提出一种埋入式字线结构以减小字线与位线之间的寄生电容。在此情况下，在该埋入式字线结构中，字线形成于凹陷部内，该凹陷部形成于半导体基板上而不是形成于基板的表面上。在埋入式字线结构中，在凹陷部内形成导电材料，该凹陷部形成于半导体基板中，并且用绝缘层将导电材料的上部覆盖以将字线埋入到半导体基板中。于是，显然可以实现与形成于半导体基板上的位线之间的电绝缘，其中，半导体基板上设置有源极/漏极。

然而，在该埋入式字线结构中，有源区的N型结与导电材料(栅电极)之间的半导体器件的栅极引发漏极漏电流(GIDL)特性被放大，从而使半导体器件的刷新特性劣化。

发明内容

本发明的各种实施例涉及一种半导体器件的制造方法，该方法包括：在形成线型的有源区之后形成埋入式栅极。埋入式栅极包括操作栅极和非操作栅极。非操作栅极的栅电极层(导电材料)的高度形成为低于操作栅极的栅电极层的高度，从而增加阈值电压并且防止注入了离子的有源区与非操作栅极重叠。结果，防止产生栅极引发漏极漏电流(GIDL)以改善半导体器件的刷新特性。

根据本发明的一个实施例，一种半导体器件的制造方法包括：在半导体基板中形成限定有源区的器件隔离区；用栅极掩模作为蚀刻掩模来蚀刻所述半导体基板以形成栅极区；在所述栅极区上沉积导电材料以形成包括操作栅极和非操作栅极在内的埋入式栅极；对所述非操作栅极的导电材料进行第一蚀刻；对所述操作栅极和所述非操作栅极的导电材料进行第二蚀刻；以及在所述半导体基板上沉积绝缘膜。

所述有源区形成为线型。

所述导电材料包括多晶硅、铝(Al)、钨(W)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)、或者包括氮化钛(TiN)和钨(W)在内的沉积结构。

形成所述栅极区的步骤包括在所述半导体基板上执行各向异性工序。

对所述导电材料的第一蚀刻工序和第二蚀刻工序通过对所述导电材料执行各向异性工序来执行。

该方法还包括：在沉积所述绝缘膜之后，对所述绝缘膜执行化学机械抛光(CMP)工序以使所述有源区露出。

所述操作栅极和所述非操作栅极形成为线型。

埋入到所述非操作栅极中的导电材料的高度形成为低于埋入到所述操作栅极中的导电材料的高度。

该方法还包括：在形成所述器件隔离区的步骤与形成所述栅极区的步骤之间，将N型杂质离子注入到所述有源区中以形成N型结。