[发明专利]基于FPGA的DDR2内存故障注入工具及注入方法

说明书

技术领域

本发明涉及信息技术领域，具体涉及基于FPGA的DDR2内存故障注入工具及注入方法。

硬件故障注入已经成为一种被广泛认可的对容错机制进行验证的重要方法，但自从硬件 故障注入方法被提出以来，大多数的研究者都将注意力集中在计算机系统的处理器上，设计 出了许多关于处理器的硬件故障注入工具，而计算机系统中的其他部件却很少被关注。一台 容错性能优异的计算机系统，尤其是高端容错计算机系统，容错机制应该是全面的，不仅有 与处理器相关的容错机制，也应该有与其他部件相关的容错机制。

内存是计算机系统中仅次于处理器的重要部件，内存一旦出现问题将会影响整个计算机 系统的工作。但目前在进行容错计算机评测时，缺乏对内存相关的容错机制进行验证。

对内存相关的容错机制进行验证的意义在于：内存存储着系统即将执行的程序和相关的 数据，以及各种运算结果，尽管内存本身并不对它们进行任何的处理，但内存是处理器最主 要的数据来源，对内存进行故障注入完全可以达到对处理器进行管脚级故障注入的效果；计 算机系统的外设同样需要与内存进行数据交换，对内存进行故障注入在某种程度上也可以模 拟外设的故障；此外，计算机厂商大多执行美国电子器件工程联合会JEDEC

(Joint Electron Device Engineering Council)

的内存标准，这使得内存的通用性比处理器要好得多，内存的硬件故障注入工具也就比 处理器的硬件注入工具有更好的通用性。

发明内容

为了解决目前在进行容错计算机评测时，缺乏对内存相关的容错机制进行验证的问题， 本发明提供了基于FPGA的DDR2内存故障注入工具及注入方法

本发明的基于FPGA的DDR2内存故障注入工具，它包括宿主机和注入器，所述注入器包括 通讯模块、主控模块、同步控制模块和注入及结果回收模块，宿主机的信号通讯口连接通讯 模块的信号通讯口，所述通讯模块的信号输出端连接主控模块的信号输入端，所述主控模块 的一个信号输出端连接同步控制模块的信号输入端，所述同步控制模块的信号输出端连接注 入及结果回收模块的一个信号输入端，所述注入及结果回收模块的另一个信号输入端连接主 控模块的另一个信号输出端，所述注入及结果回收模块的信号输出端连接通讯模块的信号输 入端，同步控制模块还设有一个与DDR2内存目标系统进行通讯的信号通讯口，注入及结果回 收模块亦设有一个与DDR2内存目标系统进行通讯的信号通讯口；

宿主机，包含宿主机软件，用于提供人机交互方式，实现用户对故障参数的选择，发送 故障注入命令，还用于接收注入结果，并对注入结果进行存储和管理；

注入器，由硬件FPGA实现，用于根据接收的故障注入命令，进行故障注入，并实时返回 给宿主机注入结果，其中，

通讯模块，用于接收宿主机发送的故障注入命令，还用于向宿主机发送注入结果，所述 通讯模块采用RS-232异步通讯方式，所述通讯模块内部固化有串口数据接收状态机、接收缓 冲区、串口数据发送状态机和发送缓冲区，

主控模块，用于接收通讯模块输出的命令数据，还用于向同步控制模块注入时间控制命 令和开始命令，并向注入及结果回收模块注入通道控制命令，

同步控制模块，用于内存状态监控、地址触发和计时，同步控制模块内部固化有内存状 态监控状态机、地址触发状态机和时间触发控制状态机，

注入及结果回收模块，用于对DQS数据进行截获，同时根据截获的DQS数据向DDR2内存目 标系统进行故障注入，并将注入结果通过通讯模块发送给宿主机。

本发明的基于FPGA的高端容错计算机评测用DDR2内存故障注入方法，它包括宿主机软件 工作过程和注入器工作过程，所述注入器工作过程包括串口数据接收状态机工作过程、串口 数据发送状态机工作过程、命令执行状态机工作过程、内存状态监控状态机工作过程、地址 触发状态机工作过程、时间触发控制状态机工作过程和注入及结果回收工作过程。

本发明的有益效果：本发明的注入器由硬件FPGA实现，具有较高的灵活性；本发明选用 内存故障注入代替传统的处理器故障注入，提高了硬件注入工具的通用性；本发明提供了一 种能够用于容错计算机评测的内存故障注入工具和注入方法。

附图说明