[发明专利]MOS晶体管的形成方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种MOS晶体管的形成方法。

背景技术

随着半导体制造工艺的不断发展，集成电路中的半导体器件的特征尺寸(CD，Critical Dimension)越来越小，为了解决小尺寸器件带来的一系列问题，高介电常数(high-k)材料的栅介质层和金属栅(metal gate)电极相结合的技术被引入至MOS晶体管的制造过程中。

为避免金属栅电极的金属材料对MOS晶体管的其他结构造成影响，所述金属栅电极与高k栅介质层的栅极叠层结构通常采用后栅(gate-last)工艺制作。在该工艺中，在源漏区注入前，在待形成的栅电极位置首先形成由多晶硅构成的伪栅极；而在形成源漏区之后，会移除所述伪栅极并在伪栅极的位置形成栅极开口；之后，再在所述栅极开口中依次填充高k的栅介质层与金属栅电极。由于金属栅电极在源漏区注入完成后再进行制作，这使得后续工艺的数量得以减少，避免了金属材料不适于进行高温处理的问题。

图1至图5示出了现有技术采用后栅工艺形成MOS晶体管的剖面结构示意图。

如图1所示，提供半导体基底10，所述半导体基底10上形成有伪栅结构11，所述伪栅结构11的材料一般为多晶硅，以所述伪栅结构11为掩膜进行离子注入，在伪栅结构11两侧的半导体基底10内形成源区12和漏区13。

如图2所述，在所述半导体基底10上形成介质层14，所述介质层14的表面与伪栅结构11的表面齐平。

如图3所示，去除所述伪栅结构，在原伪栅结构的位置形成开口15。

如图4所示，依次形成栅介质材料层16和金属材料层17，覆盖所述介质层14的表面以及开口的侧壁和底部，所述栅介质材料层16为高介电常数材料。

如图5所示，对所述栅介质材料层16和金属材料层17进行平坦化，至暴露出所述介质层14的表面，形成栅介质层16a和栅电极17a。

但是，使用上述方法形成的MOS晶体管中，栅介质层16a包围所述栅电极17a，即栅电极17a的侧壁上也形成有高介电常数材料，使得栅电极17a与源区12、漏区13之间的寄生电容增大，降低了器件的响应速度，增大了器件的功耗。

专利号为7670894的美国专利中公开了一种MOS晶体管的形成方法，该方法使用疏水性的光刻胶层来定义出开口的图形，并对开口底部的半导体基底进行处理，使其表面为亲水的，之后使用原子层沉积(ALD)在所述开口的底部形成栅介质材料层，所述栅介质材料层仅会形成在开口底部的亲水表面上，而不会形成在疏水的光刻胶层上，从而减小了寄生电容。但是，该方法与当前45nm、32nm、28nm等工艺水平下的后栅工艺并不兼容。

发明内容

本发明解决的问题是提供一种MOS晶体管的形成方法，以兼容后栅工艺，减小栅电极与源区和漏区之间的寄生电容。

为解决上述问题，本发明提供了一种MOS晶体管的形成方法，包括：

提供半导体基底，所述半导体基底上形成有介质层，所述介质层中形成有开口，所述开口两侧的半导体基底内形成有源区和漏区；

形成自组装单分子层(SAM，SelfAssembled Mono layer)，覆盖所述开口的底部和侧壁，所述自组装单分子层为疏水的；

去除所述开口底部的自组装单分子层，暴露出所述半导体基底；

形成栅介质层，覆盖所述开口底部的半导体；

去除所述开口侧壁的自组装单分子层；

在所述开口中形成栅电极，所述栅电极填满所述开口。

可选的，所述自组装单分子层的材料为CH₃(CH2)xCH₂SiCl₃，其中，x的值为6至10。

可选的，所述形成自组装单分子层包括：使用n癸基三氯硅烷(n-decyltrichlorosilane)和乙醇(ethanol)的混合溶液对所述半导体基底进行湿法处理，持续时间为30分钟至24小时。

可选的，在形成所述自组装单分子层之前还包括：对所述开口的侧壁和底部的材料表面进行第一预处理，使所述开口的底部和侧壁表面键合有羟基。

可选的，所述第一预处理包括使用硫酸和双氧水的混合溶液对所述开口的侧壁和底部的材料表面进行湿法处理。

可选的，在形成所述自组装单分子层之后还包括：对所述自组装单分子层进行退火。

可选的，所述退火的温度为100℃至120℃，退火时间小于1分钟。