[发明专利]一种可降低噪声的边界扫描测试方法和装置

说明书

技术领域

本发明涉及电路测试技术领域，尤其涉及一种可降低噪声的边界扫描测试方法和装置。

背景技术

随着微电子技术进入超大规模集成电路时代，电路的高度复杂性及多层印制板、表面贴装、圆片规模集成和多芯片模块技术在电路系统中的运用，使得电路节点的物理可访问性正逐步削减以至于消失，电路和系统的可测试性急剧下降，测试费用在电路和系统总费用中所占的比例在不断上升。针对电路的器件布局日益复杂、元器件复杂的封装、密集的管脚；线路板小型化、线越来越细等这些问题就会给电路的线路检测、线路板故障的检查以及排除带来很大的麻烦，用传统的线路检测设备已经很难实现，而IEEE1149.1一边界扫描测试(Boundary Scan)技术是解决这些问题的最优方法。

边界扫描测试是一种可测试结构技术，它采用集成电路的内部外围所谓的“电子引脚”即边界来模拟传统在线测试的物理引脚，对器件内部进行扫描测试。它是在芯片的I/O端上增加移位寄存器，把这些寄存器连接起来，加上时钟复位、测试方式选择以及扫描输入和输出端口，而形成边界扫描通道。IEEE 1149.1标准规定了一个四线串行接口，第五条线是可选的，将该接口称作测试访问端口TAP，用于访问复杂的集成电路，例如微处理器、DSP(Digital signal processor，数字信号处理器)、ASIC(Application Specific Integrated Circuits，专用集成电路)和CPLD(Complex Programmable Logic Device，复杂的可编程逻辑元件)等。在测试数据输入引线TDI上输入到芯片中的数据存储在指令寄存器中或一个数据寄存器中。串行数据从测试数据输出引线TDO上输出。边界扫描逻辑由测试时钟TCK上的信号计时，而且测试模式选择信号TMS控制驱动TAP控制器的状态。

但是对于测试引脚数特别多的ASIC器件来说，边界扫描测试可能会引起较大的测试噪声。边界扫描需要对所测试的ASIC器件上的多个引脚的电平同时进行改变，所改变的引脚数可能大大超过ASIC器件在正常运行时改变的引脚数。这种大量引脚电平的同时改变引入了噪声，在集成电路内部的地向提供电源的电路板的地进行转移时发生。ASIC芯片的引脚数越多，噪声越明显。这些噪声的存在可能会导致器件的误动作，无法检测电路故障，或者检测结果不准确。

现有的降低边界扫描测试信号噪声的方法主要有以下几种：第一种是将电路板分割，每个部分分别测试，不能检测各部分之间的故障，故障覆盖率低，且增加测试的复杂度。第二种是采用手工方法生成测试向量，保证测试向量的变化个数不超过器件的临界数，这种方法费时又费力，对测试人员的专业技术能力要求很高，不适合常规测试应用。

发明内容

本发明要解决的技术问题是，提供一种可降低噪声的边界扫描测试方法和装置，在不增加测试复杂度的情况下，降低边界扫描测试信号噪声，提高测试的准确性。

本发明采用的技术方案是，所述可降低噪声的边界扫描测试方法，包括：

步骤一，根据边界扫描测试内容生成原始测试向量；

步骤二，在原始测试向量中，紧邻每列并行测试向量之后增加至少一个与其相同的并行测试向量，得到新测试向量，每列并行测试向量与其后增加的相同并行测试向量组成并行测试向量组；

步骤三，对测试对象施加新测试向量，获取响应向量；

步骤四，在响应向量中提取未受噪声干扰的向量得到有效响应向量；

步骤五，基于有效响应向量进行诊断分析，获得边界扫描测试结果。

进一步的，在进行互连测试时，所述步骤一包括：

根据互连测试的内容采用走步“1”算法生成原始测试向量。

进一步的，在进行簇测试时，所述步骤一包括：

根据测试对象的逻辑功能设置原始测试向量和预期响应向量。

进一步的，步骤二中，在原始测试向量中，紧邻每列并行测试向量之后增加至少一个与其相同的并行测试向量，得到新测试向量，具体包括：

将原始测试向量与全“1”向量进行克罗内克积运算得到新测试向量。

进一步的，所述全“1”向量的行数为1，所述全“1”向量的列数为2以上的整数。

进一步的，步骤四中，在响应向量中提取未受噪声干扰的向量得到有效响应向量，具体包括：

从响应向量中依次提取每一并行测试向量组对应的并行响应向量组中非首列的任一列并行响应向量，组成有效响应向量。

进一步的，所述全“1”向量的行数为1，所述全“1”向量的列数为2；