[发明专利]双浅沟道隔离的外延二极管阵列的制备方法

说明书

技术领域

本发明属于半导体技术领域，涉及一种纳米尺度高密度大容量存储器驱动二极管阵列的结构及制备方法，尤其是一种双浅沟道隔离的外延二极管阵列的制备方法。

背景技术

相变存储器(PCRAM)是与CMOS集成电路兼容随纳米加工技术发展涌现出的新一代非挥发半导体存储器，当器件特征尺寸进入纳米尺度并不断缩小的过程中，其基于可逆相变电阻的存储特性在几纳米的尺度上反而会呈现出更优异的性能(低功耗、高速等)，比现在商用化的FLASH存储技术综合性能更优越，被业界公认为继FLASH后存储技术的重大突破，在未来存储器市场方面具有很强的竟争力与广阔的商用价值。因此世界主要半导体存储器生产企业都将PCRAM作为45nm节点之后替代FLASH和DRAM的技术，并早在2002年就开展了重点研发。

在目前成熟的各类型存储器中，MOSFET被广泛地用作选择开关器件。PCRAM在执行RESET操作时，需要提供较大的瞬间电流(约0.5-2mA/单元)。如果选用MOSFET作为选择开关，就必须增加沟道宽度来满足大电流的需求，单元面积也相应增加。包括Renesas在内的一些国际大公司采用MOSFET+相变电阻的结构，其单元面积在25至45F²的范围(F是某一技术节点有源区最小半周期的尺寸，以45纳米逻辑电路的设计规则为例，有源区和氧化隔离区的最小尺寸都是70纳米，因此F等于70纳米，F²等于4900纳米²)。单元的面积越大，技术的竞争力便越差。目前DRAM和FLASH的单元面积大致分布在6-12F²。因此以MOSFET作为选择开关就无法参与高密度大容量存储器的竞争，只能应用于一些特殊的领域。

为提高选择开关器件的电流驱动能力，同时保持存储单元面积不变，双极型器件是最佳选择，而双极型驱动器件的开发和制备成为了实现高密度、大容量PCRAM芯片产业化的关键。

Samsung公司开发出了以选择性硅外延为关键技术的二极管阵列制造专利技术，单元面积约为5.8F2。但是，由于其采用了选择性外延技术，该技术对工艺流程有较高的要求，制造成本很高；而且该技术在CMOS晶体管制备完成以后制作二极管，选择性外延单晶硅的热过程可以使得敏感的45纳米CMOS晶体管器件性能发生漂移，从而使得45纳米CMOS逻辑电路的良率降低，整套工艺在45纳米不适合嵌入式相变存储器的应用。中科院微系统所张挺等人发明了基于双浅沟道隔离的二极管阵列的结构和制备工艺(中国专利，双浅沟道隔离的双极型晶体管阵列的制造方法，申请号：200810041516.5)，该技术将采用现有的半导体制造工艺，利用深沟道和侧壁扩散掺杂获得重掺杂低电阻字线，再通过离子注入和光刻获得双极型晶体管，该工艺采用两种方式来形成重掺杂的低阻字线，一、在深沟槽刻蚀成形后，先在沟槽底部淀积非掺杂或P掺杂氧化物，再在其上淀积n型重掺杂砷硅玻璃，并反刻至一定深度，然后进行热扩散工艺；二、深沟槽刻蚀至一半深度，淀积砷硅玻璃，再反刻至一定深度，进行热扩散工艺，去除砷硅玻璃后继续深沟槽刻蚀至指定深度。

制造纳米尺度的高密度二极管阵列的难点在于有效地减少相邻字线和位线间的串扰电流。由于尺寸的减小，相邻字线间的距离也相应减小，字线与字线间通过P型衬底存在的漏电流将增大，当一个被选通的字线流过操作大电流脉冲时，旁边没被选择的字线会被切换的噪声干扰而发生误操作，深沟槽深度的不均匀性和字线埋层底部深度的不均匀性，都将增加相邻字线间信号干扰的可能性。同时，由于位线间距离和浅沟道深度的减小，相邻位线间的较大的串扰电流将引起误操作。鉴于此，本发明提出一种制备双沟道隔离的外延二极管阵列的制造方法，通过优化该方法，能有效抑制相邻位线和字线间的串扰电流，可用于二极管驱动的高密度大容量存储器，如相变存储器、电阻存储器、磁性存储器和铁电存储器等。

发明内容

本发明主要解决的技术问题在于提供一种双浅沟道隔离的外延二极管阵列的制备方法。

为了解决上述技术问题，本发明采用如下技术方案：

一种双浅沟道隔离的外延二极管阵列的制备方法，包括如下步骤：

(A)在第一导电类型(P型)的衬底上形成重掺杂的第一导电类型(P+型)区域，再在该重掺杂的第一导电类型(P+型)区域之上形成高掺杂的第二导电类型(N++型)区域；重掺杂的第一导电类型(P+型)区域的主要目的是减少字线与字线间的漏电，高掺杂的第二导电类型(N++型)区域用于作为低阻的字线埋层；

(B)在高掺杂的第二导电类型(N++型)区域上生长外延层；