[发明专利]时序纠错系统及方法

说明书

技术领域

本发明涉及一种纠错系统及方法，尤指一种用于高速串行数据传输系统中发送端的时序纠错系统及方法。

背景技术

在高速串行数据传输系统中，发送端在串化并行数据的过程中，多采用半速时钟来串化并行数据，即时钟周期为数据位宽的一半。在串化过程中，由于数据率的提高导致时序很容易出错，特别是受工艺、电源、温度等的变化影响，时序的问题尤为突出。

在数据串化过程中，同步时钟和数据在它们各自通路上延迟的偏差，使时钟和数据的时序不能满足数据串化的要求，最终导致串行数据抖动变大，甚至数据位出错。

发明内容

鉴于以上内容，有必要提供一种能够自动检测数据串化时序、纠正时序偏差的用于高速串行数据传输系统中发送端的时序纠错系统及方法。

一种时序纠错系统，用于高速串行数据传输系统中的发送端，所述时序纠错系统包括一接收一并行数据的数据通路、一接收一时钟信号的延迟可调的时钟通路、一与所述数据通路及所述延迟可调的时钟通路相连并将所述并行数据转换为一串行数据的串化单元、一用于将所述串行数据转换为一电流信号或一电压信号并输出的驱动单元及一计数与判决单元，所述计数与判决单元计算所述串行数据上升沿或下降沿的数目，并发送一用于调节所述时钟信号延迟时间的调节信号至所述延迟可调的时钟通路来控制所述串化单元的时序，使得所述串行数据上升沿或下降沿的数目与一预先设定的正确数目相同，所述串化单元的时序达到最优值。

一种时序纠错方法，用于高速串行数据传输系统中的发送端，所述时序纠错方法包括以下步骤：

输入一预先设定的并行数据训练码及一时钟信号；

将所述并行数据训练码转换为一串行数据；

计算所述串行数据在一设定的时间内上升沿或下降沿的数目；

发送一用于调节所述时钟信号延迟时间的调节信号；

得到合理的串化时序，使得所述串行数据的上升沿或下降沿的数目与一预先设定的正确数目相同；及

所述发送端进行正常数据的传输。

相对现有技术，本发明时序纠错系统及方法利用训练码的串化过程，检测串化时序，并进行时序调整，从而得到合理的串化时序，在时序调整完毕后，再进行正常数据的串化和发送，有效地解决了串化过程中的时序问题。

附图说明

图1为本发明时序纠错系统较佳实施方式的系统结构图。

图2为本发明时序纠错方法较佳实施方式的流程图。

图3为本发明时序纠错系统及方法较佳实施方式的工作原理示意图。

图4为本发明时序纠错系统及方法较佳实施方式理想串化时序时的波形示意图。

图5为本发明时序纠错系统及方法较佳实施方式时钟提前的串化时序的波形示意图。

图6为本发明时序纠错系统及方法较佳实施方式时钟滞后的串化时序的波形示意图。

具体实施方式

请参阅图1，本发明时序纠错系统较佳实施方式用于高速串行数据传输系统中一发送端，其包括一数据通路、一延迟可调的时钟通路、一与数据通路及延迟可调的时钟通路相连并将一并行数据转换为一串行数据的串化单元、一用于将串行数据转换为电流信号或电压信号的驱动单元及一计数与判决单元。一N位并行数据通过该数据通路输入该串化单元，一时钟信号通过该延迟可调的时钟通路输入该串化单元。该串化单元对该N位并行数据进行串化处理后输出一位串行数据至该驱动单元及该计数与判决单元。该计数与判决单元用于计算该串行数据上升沿或下降沿的数目，判断该串行数据上升沿或下降沿的数目是否与一预先设定的正确的数目相同，及发送一用于控制延迟时间的调节信号至该延迟可调的时钟通路，通过调节时钟信号的延迟时间来控制串化单元的串化时序。该驱动单元将串化后的串行数据通过发送端输出。