[发明专利]垂直沟道晶体管阵列及其制造方法

说明书

技术领域

本发明涉及一种半导体元件及其制造方法，且特别是涉及一种垂直沟道晶体管阵列及其制造方法。

背景技术

随着现今电脑微处理器的功能愈来愈强，软件所进行的程序与运算也愈来愈庞大。因此，存储器的制作技术已成为半导体产业重要的技术之一。动态随机存取存储器(Dynamic Random Access Memory，DRAM)属于一种易失性存储器，其是由多个存储单元构成。每一个存储单元主要是由一个晶体管与一个电容器所构成，且每一个存储单元通过字线(Word Line，WL)与位线(Bit Line，BL)彼此电性连接。

随着科技的日新月益，在元件尺寸缩减的要求下，动态随机存取存储器的晶体管的沟道区长度亦会有随之逐渐缩短的趋势，以使元件的操作速度加快。但是，如此会造成晶体管具有严重的短沟道效应(short channel effect)，以及导通电流(on current)下降等问题。

因此，已知的一种解决方法是将水平方向的晶体管改为垂直方向的晶体管的结构。此种动态随机存取存储器的结构是将垂直式晶体管制作于沟槽中，并形成埋入式位线与埋入式字线，如美国专利US 7355230号案。

然而，随着元件尺寸的缩小，相邻埋入式位线之间的间距亦缩小。在操作此存储器动态随机存取存储器时，在埋入式位线底部以及埋入式位线末端区域容易产生漏电流，进而影响元件效能。

发明内容

有鉴于此，本发明提供一种垂直沟道晶体管阵列及其制造方法中，可以避免相邻位线之间的漏电流产生，因此可以提高元件效能。

本发明提出一种垂直沟道晶体管阵列，包括多个半导体柱、多条埋入式位线、多条位线接触窗、多个埋入式字线与漏电流隔离结构。多个半导体柱设置于半导体基底中，排列成行和列的阵列，各半导体柱构成垂直沟道晶体管的有源区。多条埋入式位线平行设置于半导体基底中，在行方向延伸。多条位线接触窗分别设置于埋入式位线的一侧，埋入式位线分别经由位线接触窗电性连接同一行的半导体柱。多条埋入式字线平行设置于埋入式位线上方，在列方向延伸，且隔着栅介电层而连接同一列的半导体柱。漏电流隔离结构设置于埋入式位线末端部分，以避免相邻位线接触窗之间产生漏电流。

在一实施例中，上述漏电流隔离结构为浅沟槽隔离结构。

在一实施例中，上述浅沟槽隔离结构由多个浅沟槽隔离区块构成。

在一实施例中，上述漏电流隔离结构为掺杂区。

在一实施例中，上述各埋入式字线连接同一列的半导体柱的第一侧面与以及第二侧面，第一侧面与第二侧面相对。

在一实施例中，上述垂直沟道晶体管阵列还包括漏电流隔离掺杂区。漏电流隔离掺杂区设置于埋入式位线下方的半导体基底中，以避免相邻位线接触窗在埋入式位线底部产生漏电流。

在一实施例中，上述各埋入式位线包括阻障层与导体层。

在一实施例中，上述垂直沟道晶体管阵列还包括绝缘层。绝缘层设置于各埋入式位线与半导体基底之间。

在一实施例中，上述位线接触窗的材料包括金属硅化物。

本发明提出一种垂直沟道晶体管阵列的制造方法，包括下列步骤。提供半导体基底。于此半导体基底中形成多个第一沟槽，这些第一沟槽平行排列，且在行方向延伸。于第一沟槽的底部形成多条埋入式位线。于埋入式位线的一侧形成多条位线接触窗，埋入式位线分别经由位线接触窗电性连接半导体基底。于半导体基底中形成多个第二沟槽。第二沟槽平行排列，且在列方向延伸。第一沟槽与第二沟槽将半导体基底分割成多个半导体柱。于半导体柱表面形成栅介电层。于第二沟槽的底部形成多条埋入式字线。于半导体基底中形成漏电流隔离结构，以避免相邻位线接触窗之间产生漏电流，漏电流隔离结构设置于埋入式位线末端部分。

在一实施例中，上述漏电流隔离结构为浅沟槽隔离结构。上述垂直沟道晶体管阵列的制造方法中，在半导体基底中形成第一沟槽的步骤之前，形成漏电流隔离结构。上述浅沟槽隔离结构由多个浅沟槽隔离区块构成。

在一实施例中，上述漏电流隔离结构为掺杂区。上述垂直沟道晶体管阵列的制造方法中，在半导体基底中形成埋入式字线的步骤之后，形成漏电流隔离结构。上述掺杂区的形成方法包括离子注入法。

在一实施例中，上述垂直沟道晶体管阵列的制造方法，还包括于埋入式位线下方的半导体基底中形成漏电流隔离掺杂区，以避免相邻位线接触窗之间在埋入式位线底部产生漏电流。

在一实施例中，上述垂直沟道晶体管阵列的制造方法，还包括于埋入式位线与半导体基底之间形成绝缘层。