[发明专利]延迟锁定环

说明书

相关申请的交叉引用

本申请要求在2010年7月8日提交的韩国专利申请No.10-2010-0065959的优先权，其全部内容通过引用包含在本文中。

技术领域

本发明的示例性实施例涉及在半导体集成电路中使用的延迟锁定环(DLL)。

背景技术

诸如各种逻辑运算器件、CPU和存储器件的半导体集成电路包括处理数据的逻辑电路。为了正常地处理数据，半导体集成电路的逻辑电路可以与从振荡器输出的基准信号同步地操作。在此，半导体集成电路可以包括延迟锁定环，所述延迟锁定环使从振荡器输出的时钟信号与逻辑电路的工作时钟同步。

通常的延迟锁定环包括延迟线，所述延迟线具有串联耦合的多个单位延迟单元。随着延迟锁定环的延迟范围的增大，延迟线变长。换言之，串联耦合的单位延迟单元的数量与延迟锁定环的延迟范围(即延迟量)的扩大成比例线性地增加。

此外，延迟锁定环可以包括选择电路，所述选择电路选择由延迟线延迟的信号中的任意一个信号。延迟范围越是扩大，选择电路的输入通道就越多。换言之，随着延迟范围的扩大，选择电路变得复杂化。

因此，上述延迟锁定环在扩大延迟范围方面存在困难，其电路结构的复杂度与延迟范围的大小成比例。另外，随着延迟范围的扩大，延迟锁定环可能占用更大的面积，导致难以进行半导体集成电路的电路布图。

发明内容

本发明的示例性实施例涉及一种便于扩大延迟范围的延迟锁定环。

本发明的另一个实施例涉及一种延迟锁定环，所述延迟锁定环能够扩大延迟范围而不增加电路结构的元件。

根据本发明的一个示例性实施例，提供了一种延迟锁定环，所述延迟锁定环包括：延迟量设置单元，所述延迟量设置单元被配置为设置外部时钟信号的延迟量；粗略延迟单元，所述粗略延迟单元被配置为基于第一单位持续时间，将所述外部时钟信号初次延迟所述设置的延迟量，所述第一单位持续时间是所述粗略延迟单元的单位延迟量；以及精细延迟单元，所述精细延迟单元被配置为基于第二单位持续时间，对所述初次延迟的时钟信号进行精细的二次延迟，所述第二单位持续时间是所述精细延迟单元的单位延迟量，并且所述第二单位持续时间比所述第一单位持续时间小。

附图说明

图1是描述根据本发明的一个示例性实施例的延迟锁定环的示意框图。

图2是描述图1的延迟量设置单元的详细框图。

图3是描述图1的粗略延迟单元的详细电路图。

图4是描述图3的正持续时间计数器的详细电路图。

图5是描述图3的负持续时间计数器的详细电路图。

图6是描述根据本发明的另一个示例性实施例的延迟锁定环的示意框图。

图7是描述图6的延迟量设置单元的详细方框图。

图8是描述图6的粗略延迟单元的详细电路图。

图9是描述图6的初始控制单元的详细电路图。

图10是说明图1至9所示的电路元件的操作的波形图。

具体实施方式

下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当理解为限于本文所描述的实施例。确切地说，提供这些实施例使得本说明书对于本领域技术人员而言将是清楚且完整的，并且将充分传达本发明的范围。在本说明书中，在本发明的各幅附图和各个实施例中，相同的附图标记表示相同的部件。

图1是描述根据本发明的一个示例性实施例的延迟锁定环的示意框图。

参见图1，根据本发明的本示例性实施例的延迟锁定环包括延迟量设置单元2、粗略延迟单元4和精细延迟单元6。延迟量设置单元2、粗略延迟单元4和精细延迟单元6配置在半导体集成电路内部。半导体集成电路可以是各种逻辑运算器件、CPU和存储器件中的一种。此外，半导体集成电路可以包括处理数据的逻辑电路单元(未示出)。逻辑电路单元可以与从精细延迟单元6提供的延迟时钟信号同步地操作。提供给粗略延迟单元4的时钟信号CLK由配置在半导体集成电路外部的时钟振荡器(未示出)产生。外部时钟信号CLK可以包括非反相时钟信号CLKT和反相时钟信号CLKB。