[发明专利]在扫描移位操作期间减低瞬间电压跌落的系统及装置

说明书

技术领域

本发明的实施例属于电子设备领域。特定地说，本发明的实施例属于具可测性设计(DFT)的系统及装置。

背景技术

扫描设计为一用于可测性设计(DFT)的技术。通过在进入扫描模式或扫描测试模式时把芯片中的各触发器连接成一长的移位寄存器，便可在一例如是系统芯片(SOC芯片)的芯片形成一扫描链。一扫描移位操作或扫描捕获操作可以在扫描模式中执行。当扫描移位操作被启动时，可使用一输入引脚将测试图形的串行输入加载至扫描链。在扫描移位操作进行期间，芯片的正常操作可被中止。当扫描捕获操作进行时，芯片的正常操作可以根据扫描链的测试图形及芯片中组合电路的功能输入而进行。接着，扫描捕获操作的结果可在接下来的扫描移位操作期间被移出，而所述结果可跟预期的测试图形作对照以确认芯片是否正常操作。

由于芯片中所有触发器皆根据源自一测试器(例如一外部测试器)的输入时钟信号或扫描时钟信号进行测试图形的移位，触发器的同时移位或开关可能导致供应电力至芯片中各电路元件的电网出现较高的瞬间电压跌落(IVD)。高瞬间电压跌落可能令扫描移位操作变慢，因而导致额外的芯片测试时间及/或成本。

所以，减低瞬间电压跌落有多个不同的办法。在其中一个方法中，加载至扫描链的测试图形可被修改以减低瞬间电压跌落。例如，0-充填及/或1-充填可被作为自动测试图形生成(ATPG)技术以减低扫描移位操作期间的触发器变换。虽然此方法或许能有效减低瞬间电压跌落，但为补偿对测试图形增加额外0及1的修改，可能需要使用较多的测试图形及时间。

替代地，可修改芯片的设计以减低瞬间电压跌落。例如，在一触发器输出门控技术中，在扫描移位操作期间触发器的输出可能被门控关闭，使被所述触发器输出驱动的电路元件(如组合电路中的逻辑门)不会在扫描移位操作期间察觉触发器的变化。在另一例子中，扫描链中的触发器可被设计成设有不同的输出引脚以用于功能及扫描连接。因此，触发器的功能输出在扫描移位操作期间可保持不变，从而减低瞬间电压跌落。不过，以上所述的技术可能需要额外的硬件及/或使芯片的表现下降。

发明内容

本发明公开了在扫描移位操作期间减低瞬间电压跌落(IVD)的系统及装置。根据本发明的一方面，一种在一逻辑装置的扫描移位操作期间减低瞬间电压跌落的系统，包括一第一时钟门控单元组，其被设定为接收一输入时钟信号。第一时钟门控单元组的各时钟门控单元包括一第一延迟元件，其被设定为在扫描移位操作期间把所述输入时钟信号延迟一第一时间段。此外，所述系统包括一第一触发器组，其连接于所述第一时钟门控单元组。

所述系统亦包括一第二时钟门控单元组，其被设定为接收所述输入时钟信号。第二时钟门控单元组的各时钟门控单元包括一第二延迟元件，其被设定为在扫描移位操作期间把所述输入时钟信号延迟一第二时间段。此外，所述系统包括一第二触发器组，其连接于所述第二时钟门控单元组，而所述第一触发器组及第二触发器组被设定为在扫描移位操作期间分别接收被延迟了第一时间段的输入时钟信号及被延迟了第二时间段的所述输入时钟信号。

本发明的另一方面，是一种在一逻辑装置的扫描移位操作期间减低瞬间电压跌落的系统，包括一第一时钟门控单元组，其被设定为接收一输入时钟信号，而第一时钟门控单元组的各时钟门控单元包括一第一延迟元件，其被设定为在扫描移位操作期间把所述输入时钟信号延迟一第一时间段。所述系统亦包括一第一旁路多路复用器组，其连接于所述第一时钟门控单元组并被设定为在扫描移位操作期间传送被延迟了所述第一时间段的输入时钟信号，及包括一连接于所述第一旁路多路复用器组的第一触发器组。

所述系统亦包括一第二时钟门控单元组，其被设定为接收所述输入时钟信号，而第二时钟门控单元组的各时钟门控单元包括一第二延迟元件，其被设定为在扫描移位操作期间把所述输入时钟信号延迟一第二时间段。所述系统亦包括一第二旁路多路复用器组，其连接于所述第二时钟门控单元组并被设定为在扫描移位操作期间传送被延迟了所述第二时间段的输入时钟信号，及包括一连接于所述第二旁路多路复用器组的第二触发器组。所述第一触发器组及第二触发器组被设定为在扫描移位操作期间分别接收被延迟了所述第一时间段的输入时钟信号及被延迟了所述第二时间段的输入时钟信号。

本发明的另一方面，是一种在一逻辑装置的扫描移位操作期间减低瞬间电压跌落的装置，包括一第一时钟门控单元组，其被设定为接收一输入时钟信号，及一连接于所述第一时钟门控单元组的第一触发器组，而第一时钟门控单元组的各时钟门控单元包括一第一可编程延迟元件，其被设定为在扫描移位操作期间把所述输入时钟信号延迟一第一时间段。