[发明专利]半导体器件及其制造方法有效
| 申请号: | 201010286825.6 | 申请日: | 2005-10-12 |
| 公开(公告)号: | CN101982884A | 公开(公告)日: | 2011-03-02 |
| 发明(设计)人: | 姜泰旭 | 申请(专利权)人: | 三星移动显示器株式会社 |
| 主分类号: | H01L27/32 | 分类号: | H01L27/32;H01L51/56;H01L21/77 |
| 代理公司: | 北京英赛嘉华知识产权代理有限责任公司 11204 | 代理人: | 余朦;王艳春 |
| 地址: | 韩国*** | 国省代码: | 韩国;KR |
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| 摘要: | |||
| 搜索关键词: | 半导体器件 及其 制造 方法 | ||
本申请是申请日为2005年10月12日的、题为“半导体器件及其制造方法”的第200510124965.2号申请的分案申请。
技术领域
本发明大体涉及一种半导体器件及其制造方法,更确切地说,涉及一种能够通过减少有机电致发光显示器件内部的电容器表面面积来提高有机电致发光显示器件的孔径比的半导体器件及制造该半导体器件的方法。
背景技术
在平板显示器件中,例如有源矩阵有机电致发光显示器件,也叫做有机发光二极管(OLED)显示器,每个单元像素包括(1)连接于栅极线、数据线和电源线的薄膜晶体管,(2)电容器,及(3)有机电致发光元件。形成该电容器的同时,也形成了栅极线、栅极电极、数据线、源极/漏极电极及电源线。在这样的平板显示器件中,通常使用增大电容器表面面积的方法,减小形成于电容器电极之间的电介质膜厚度的方法,或使用具有高电介质常数的电介质膜的方法来提高该电容器的电容量。然而,增大电容器表面面积的方法可能导致孔径比的降低,而且减小电介质膜厚度的方法需要多一个制造程序,因此,该制造需要增加工序数量。
图1是示范有机电致发光显示器件的平面示意图。参见图1,该有源矩阵有机电致发光显示器件包括多个栅极线110,多个数据线120,多个电源线130和多个连接于栅极线110、数据线120和电源线130的像素。
每个像素包括一个连接于多个栅极线110中相应栅极线和多个数据线120中相应数据线的开关薄膜晶体管(TFT)170。每个像素进一步包括一个用于驱动电致发光元件160而设置的驱动TFT150,其中,该驱动TFT150连接于相应的电源线130,每个像素还包括一个用于储存驱动TFT150的栅极-源极电压而设置的电容器140,和该电致发光元件160。
该驱动TFT150包括具有源极和漏极区域的半导体层152,栅极电极154,和分别通过接触孔155a、155b连接于源极和漏极区域的源极和漏极电极156a和156b。该开关TFT170具有与驱动TFT150一样的结构。
该电容器140包括连接于开关TFT170的源极和漏极电极之一(比如,源极电极)和驱动TFT150的栅极电极的下电极144。该电容器140进一步包括连接于驱动TFT150的源极和漏极电极之一(比如,源极电极156a)和共用电源线130的上电极146。每个像素电极161是具有开孔的电致发光元件的阳电极,它通过通孔158连接于驱动TFT150的源极和漏极电极156a、156b之一(比如,漏极电极156b)。
在上面描述的示范有机电致发光显示器件中,一个像素被分为由TFT和电容器提供的非发光区域和由电致发光元件提供的发光区域。增大非发光区域会相应地减小发光区域。然而,该电容器相对来说占据了该像素中的很大面积,而增加器件集成需要高容量的电容器。因此,由于像素中需要增大高容量电容器的面积,发光区域的面积要减小,由此会降低有机电致发光显示器件的孔径比。
发明内容
为了解决前面提到的问题,本发明的实施例包括一种能在不需要额外进行另一个掩模工序的情况下减小电容器表面积的半导体器件,由此提高有机电致发光显示器件的孔径比。制造半导体器件方法的实施例包括使用形成源极和漏极区域的离子注入掩模作为蚀刻掩模,去除预定厚度的栅极绝缘膜。
根据本发明的一个方面,半导体器件包括多个形成于分为第一区域和第二区域的衬底上的半导体层图形,和一个形成于包括半导体层图形的半导体器件的整个表面上的绝缘膜。该绝缘膜在第一区域的一部分和第二区域上具有第一厚度,它小于在第一区域中的半导体层图形的中心部分上的第二厚度,该半导体器件进一步包括形成于绝缘膜上的导电层图形,用于覆盖第一区域中半导体层图形的中心部分和第二区域中的半导体层图形。
根据本发明的另一个方面,半导体器件包括多个在分为第一区域、第二区域和第三区域的衬底上的半导体层图形。该半导体器件进一步包括一个形成于半导体器件的整个表面上(包括半导体层图形)的绝缘膜。该绝缘膜在第二区域的一部分和第三区域上具有第一厚度,它小于第一区域上及第二区域中的半导体层图形的中心部分的第二厚度。该半导体器件还包括形成于绝缘膜之上的导电层图形,用于覆盖第一和第二区域内的半导体层图形的中心部分和第三区域的半导体层图形。
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