[发明专利]一种通信链路中高速数据加/解密模块

说明书

一、技术领域：

本发明涉及一种通信链路中高速数据加/解密模块，具体涉及基于FPGA实现数据加/解密功能的信息安全领域。

二、技术背景：

信息技术的飞速发展给人们生活带来便利的同时也带来了诸多挑战，如个人隐私、金融安全以及军事国防等信息在存储、处理及传输过程中更加注重安全问题，信息安全不仅要求信息的机密性，同时要求传输的信息具备完整性和可用性。密码技术是现代社会中用来保证信息安全的重要手段，对于一种具有足够安全强度的密码算法，信息的安全性主要取决于加密密钥的特性。一种好的加密算法不仅能够抵御各种形式分析攻击，在理论或实际应用中不被攻破，同时也需要在逻辑上尽可能的简化，具备软件及硬件上快速实现的特点。分组密码通常用来对大量数据进行加密，相对于公钥加密具有加密速度快、实现简单等优点，典型的分组密码如DES、3DES、AES、IDEA等算法，代表了国际上分组密码的发展水平。

另一方面，在高速数据通信链路中为了更加有效地利用通信资源、配合高速的实时加/解密信息处理，需要处理的数据量很大，对传输性能的要求也越来越高，所选择的物理层传输接口形式应该具备高速、稳定、抗干扰等性能，以确保通信链路上信息的高速、准确传输，使信息传输速率达Gbps量级。

综上所述，如何在高速通信链路中达到信息的实时加/解密处理，而且加/解密码算法具备安全性、实现的简单及高效性等特点，这是密码算法设计及所采用软件或硬件实现架构需要考虑的。另外，如何设计高速数据链路传输中信号的物理层特性及接口，确保加/解密模块同链路上、下级之间的信息流匹配也是系统设计需要注意的方面。

三、发明内容：

1、目的：

针对高速通信链路中信息安全需求以及设计满足高数据吞吐量要求的物理层接口等问题，本发明的目的是提供一种通信链路中高速数据加/解密模块，它是利用FPGA、DB62接口并且采用LVDS传输信号形式，实现了一种通用的高速数据链路加/解密模块。由于加/解密算法采用通用FPGA处理器硬件实现，具有执行速度快、升级和调试灵活度高等优点；同时采用了LVDS物理层接口信号，所述的加/解密模块与通信链路上、下级间信息可以实现稳定、高速传输，速率达Gbps量级，LVDS物理层接口形式同样简化了接口电路设计，提高了模块集成度。

2、技术方案：

为了实现本发明的目标，采用下述技术方案进行实现。

本发明一种通信链路中高速数据加/解密模块，它包括：DB62输入端口、FPGA加/解密处理模块、DB62输出端口、随机数生成芯片、Flash存储器芯片、配置和测试电路及电源供给网络。它们之间的位置连接关系、信号走向是：DB62输入端口与FPGA加/解密处理模块相连接，DB62输出端口与FPGA加/解密处理模块相连接；DB62输入端口接收上级链路到达的16对LVDS差分信号，提够给FPGA加/解密处理模块，FPGA加/解密处理模块提取数据信息并采用分组密码算法对数据进行加/解密，然后以LVDS差分信号形式输出被加/解密数据到DB62输出端口，流入通信链路的下一处理单元；随机数生成芯片与FPGA加/解密处理模块相连接，随机数生成芯片产生的理想真随机序列输入到FPGA加/解密处理模块，用作分组加密算法的初始加密密钥；Flash存储器芯片与FPGA加/解密处理模块相连接，整个加/解密模块上电启动阶段FPGA加/解密处理模块读取Flash存储器芯片内部预存储的算法程序进行配置；配置和测试电路与FPGA加/解密处理模块相连接，提供JTAG在线调试、UART串行数据通信和扩展接口功能；电源供给网络与整个加/解密处理模块中各个模块相连，为各个部件提供电源支持。

所述DB62输入端口是标准的62针接口插件，它包括16对LVDS输入数据信号、1对LVDS输入同步信号和1对LVDS输入时钟信号，其余为接地隔离信号。它主要完成与通信链路上一级的物理层接口功能。