[发明专利]半导体存储器件

说明书

技术领域

本发明涉及一种半导体存储器件，特别涉及一种由SRAM(静态随机存储器，Static Random Access Memory)所构成的半导体存储器件。

本案主张以2009年9月16日在日本申请的特愿2009-214094号为基础的优先权，并将该基础申请的内容全部纳入本申请。

背景技术

就为了发展半导体器件的高集成化、高性能化的对策来说，已知有SGT(环绕栅极晶体管，Surrounding Gate Transistor)相关的技术(例如，日本特开平2-188966号公报所揭示)。SGT是在半导体衬底的表面形成柱状半导体层，并在其侧壁以将该柱状半导体层围绕的方式形成栅极的纵型栅极晶体管。在SGT中，由于漏极、栅极、源极是配置在垂直方向，因此与现有技术的平面(planar)型晶体管相比较，可大幅缩小占有面积。

近年来，对于搭载在LSI(大规模集成电路)的SRAM，大容量化的要求日益增多，且期待采用上述SGT的具有小单元(cell)面积的SRAM的实现化。在采用SGT的SRAM中，通过应用在垂直方向形成有晶体管的特征，即可使SRAM单元面积比现有技术的由平面型晶体管所构成的SRAM小。

图17A是日本特开平2-188966号公报的实施例所示的使用4个SGT与2个负荷电阻元件所构成的E/R型4T-SRAM的平面图，图17B是图17A的A-A’剖面图。

在图17A及图17B中，该SRAM单元是由以下构件所构成：存取晶体管，由2个柱状硅层(701a、701b)所形成，且用来对存储器单元进行存取；驱动器晶体管，由2个柱状硅层(702a、702b)所形成，且为了进行数据的读出及写入而驱动；及2个负荷电阻元件(Ra7、Rb7)，由多晶硅配线所形成。

在各个柱状硅层的底部形成有下部扩散层(707a、707b、707)，在柱状硅层的上部形成有上部扩散层708，在柱状硅层的周围形成有栅极电极(706a至706c)。

BL7及BLB7为位线，WL7为字线，Vcc7为电源电位配线，Vss7为接地电位配线。此外，Ma7及Mb7是显示由配线层所形成的数据存储用的存储节点。

前述现有技术的SRAM单元是由3个扩散层(707a、707b、707)所形成，因此由于各扩散层的宽度及扩散层间的距离，而使单元面积的缩小化受到限制。

发明内容

(发明所欲解决的问题)

本发明的目的在于，如前所述在使用SGT的E/R型4T-SRAM中，实现面积更小的SRAM单元。

(解决问题的手段)

为了达成前述目的，本发明的半导体存储器件是具备在衬底上排列有4个MOS晶体管及2个负荷电阻元件的静态型存储器单元，其特征在于，

在所述4个MOS晶体管的各个中，

源极扩散层、漏极扩散层及柱状半导体层是于垂直方向阶层式地配置在所述衬底上，所述柱状半导体层是配置在所述源极扩散层与所述漏极扩散层之间，在所述柱状半导体层的侧壁形成有栅极，

且发挥作为对存储器单元进行存取用的第1及第2NMOS存取晶体管、及为了进行存储器单元的数据的写入与读出而驱动存储节点的第1及第2NMOS驱动器晶体管的功能，

所述第1NMOS存取晶体管及所述第1NMOS驱动器晶体管是彼此邻接排列，

所述第2NMOS存取晶体管及所述第2NMOS驱动器晶体管是彼此邻接排列，

作为保持数据的第1存储节点而发挥功能的第1扩散层是作为所述第1NMOS存取晶体管及所述第1NMOS驱动器晶体管的共通扩散层而配置在所述衬底上，

作为保持数据的第2存储节点而发挥功能的第2扩散层是作为所述第2NMOS存取晶体管及所述第2NMOS驱动器晶体管的共通扩散层而配置在所述衬底上，

将所述2个负荷电阻元件的各个分别配置在所述第1扩散层及所述第2扩散层上。

此外，在本发明的其他优选实施方式中，于所述半导体存储器件中，所述2个负荷电阻元件是分别形成为由形成在所述第1扩散层上的半导体或金属所构成的第1接触插塞(Contact Plug)、及由形成在所述第2扩散层上的半导体或金属所构成的第2接触插塞。

此外，在本发明的其他优选实施方式中，于所述半导体存储器件中，将从所述第1及第2NMOS存取晶体管的栅极电极延伸的栅极配线上所形成的接触部(Contact)的至少一个，与从邻接的另一存储器单元的NMOS存取晶体管的栅极电极延伸的栅极配线上所形成的接触部共有化。