[发明专利]双应力衬垫半导体器件的形成方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种双应力衬垫半导体器件的形成方法。

背景技术

随着半导体工艺水平的不断提高，双应力衬垫(DSL，Dual Stress Liner)技术得到了广泛的应用。双应力衬垫技术在NMOS晶体管上形成张应力衬垫层(tensile stress liner)，在PMOS晶体管上形成压应力衬垫层(compressive stressliner)，从而增大了PMOS晶体管和NMOS晶体管的驱动电流，提高了电路的响应速度。据研究，使用双应力衬垫技术的集成电路能够带来24％的速度提升。

图1至图4示出了现有技术的双应力衬垫半导体器件的形成方法。

参考图1，提供基底10，所述基底10上形成有P阱(P-Well)和N阱(N-Well)，P阱中形成有NMOS晶体管，N阱中形成有PMOS晶体管。所述NMOS晶体管包括栅极结构11以及栅极结构11两侧衬底内的源区和漏区(图中未示出)，所述栅极结构11包括栅介质层和位于栅介质层上的栅电极(图中未示出)，所述栅极结构11的栅电极的表面具有栅接触电极111，所述NMOS晶体管的源区和漏区表面分别形成有源接触电极112和漏接触电极113；所述PMOS晶体管包括栅极结构12以及栅极结构12两侧衬底内的源区和漏区(图中未示出)，所述栅极结构12包括栅介质层和位于栅介质层上的栅电极(图中未示出)，所述栅极结构12的栅电极的表面具有栅接触电极121，所述PMOS晶体管的源区和漏区表面分别形成有源接触电极122和漏接触电极123。所述P阱和N阱之间形成有浅沟槽隔离区(STI，Shallow Trench Isolation)14，所述PMOS晶体管和NMOS晶体管之间的区域的基底10上还形成有栅互连结构(gateinterconnect)13，材料为多晶硅，所述栅互连结构13的表面形成有互连接触电极131。所述各个接触电极的材料是金属硅化物，可以通过自对准金属硅化物工艺形成，用于减小与后续形成在其上的栓塞之间的接触电阻。

参考图2，分别在所述NMOS晶体管上(也即P阱区域)形成张应力衬垫层15、在所述PMOS晶体管上(也即N阱区域)形成压应力衬垫层16，所述张应力衬垫层15和压应力衬垫层16的材料都是氮化硅，共同构成了双应力衬垫层。在双应力衬垫技术中，由于所述张应力衬垫层15和压应力衬垫层16是分两次沉积完成的，存在对准偏差，因此在二者相接的区域19形成交叠(overlap)。

参考图3，在所述基底10表面形成介质层17，覆盖所述张应力衬垫层15和压应力衬垫层16。

刻蚀所述介质层17、张应力衬垫层15和压应力衬垫层16，在所述PMOS晶体管、NMOS晶体管和栅互连结构的接触电极上方形成通孔，参考图4，在所述栅接触电极111、互连接触电极131、和栅接触电极121上方分别形成通孔171、172和173。图4仅是示意，在实际应用中，还可以在需要的其他接触电极上方形成通孔，而不仅限于图4所示。

所述通孔171、172和173的形成过程大致可以分为两步，首先刻蚀所述介质层17，至暴露出所述张应力衬垫层15和压应力衬垫层16；之后刻蚀所述张应力衬垫层15和压应力衬垫层16，至暴露出各个接触电极。但是，由于所述P阱和N阱的相接区域19中的张应力衬垫层15和压应力衬垫层16之间存在交叠，使得不同接触电极上方的双应力衬垫层的厚度不同。因此，在刻穿所述互连接触电极131上方的张应力衬垫层15和压应力衬垫层16的交叠部分的同时，会对所述通孔171下方的栅接触电极111和通孔173下方的栅接触电极131造成过刻(over etch)和损伤，破坏其中的金属硅化物，导致后续填充在所述通孔171、172、173中的栓塞与其下方的接触电极之间的接触电阻增大，影响器件性能。

公开号为2009/0289375的美国专利申请中公开了一种双衬垫半导体器件的形成方法，通过平坦化工艺对交叠部分的衬垫层进行研磨，使得各个接触电极上方的衬垫层的厚度一致。但是上述方法的工艺较为复杂，平坦化工艺中研磨的具体厚度较难控制，很难保证平坦化后各接触电极上方的衬垫层的厚度完全一致。

发明内容

本发明解决的问题是提供一种双应力衬垫半导体器件的形成方法，避免形成通孔的过程中对接触电极中的金属硅化物造成损伤。

为解决上述问题，本发明提供了一种双应力衬垫半导体器件的形成方法，包括：