[发明专利]存储系统

说明书

相关申请的参照

本申请享受2010年03月17日申请的日本专利申请号2010-061181的优先权的利益，该日本专利申请的全内容在本申请中援用。

技术领域

本发明一般地说涉及具备非易失性半导体存储器的存储系统。

背景技术

具备NAND型闪速存储器的存储系统，通过并行驱动多个芯片提高传送性能。

作为NAND型闪速存储器寻求的性能之一，有在主机设备指定的逻辑地址基本上连续写入即顺序写入(逐次写入)时的数据传送性能(以下，顺序写入性能)。为了提高顺序写入性能，同时驱动多个芯片等，尽可能提高写入并行数是重要的。

发明内容

本发明提供可防止写入并行度降低的存储系统。

根据实施例，块选择部将非易失性半导体存储器所包含的自由块用可并行工作的块的集合单位分类为多个自由块管理列表。第1自由块选择部按通常优先度取得自由块时，从存在比第1阈值多的自由块数的自由块管理列表取得自由块。第2自由块选择部按高优先度取得自由块时，从存在比第1阈值多的自由块数的自由块管理列表和不存在比第1阈值多的自由块数的自由块管理列表取得自由块。

附图说明

图1是SSD的构成例的方框图。

图2是NAND控制器和NAND存储器的连接形态的示图。

图3是NAND控制器的内部构成例的方框图。

图4是NAND存储器的物理构成的示图。

图5是NAND存储器及RAM内形成的功能构成的方框图

图6是LBA逻辑地址的示图。

图7是比较例的动态块分配方式的概念示图。

图8是比较例的动态块分配方式的概念示图。

图9是第1实施例的要部构成的功能方框图。

图10是自由块列表及激活块列表的示图

图11是写入工作的全体流程的流程图。

图12是通常优先度的自由块选择顺序的流程图。

图13是高优先度的自由块选择顺序的流程图。

图14是第1实施例的要部构成的功能方框图。

图15是第2实施例的工作顺序的流程图。

图16是个人电脑的外观的立体图。

图17是个人电脑的功能构成例的示图。

具体实施方式

以下参照附图，详细说明本发明实施例的存储系统。另外，这些实施例不限定本发明。

NAND型闪速存储器中，主机设备指定的数据的逻辑地址与NAND型闪速存储器上的实际的存储区域即物理地址的关系，采用每次数据更新都动态进行相关的逻辑物理变换方式。该逻辑物理变换方式中，将空块分类为多个组，按可并行写入的组合从各组选择空块，实现并行处理，但是，根据主机设备指定的数据地址，选择集中到特定组的块，选择集中的组的块没有后，结果无法按可并行写入的组合来选择空块，有降低并行度的可能性。

[第1实施例]

图1是作为存储系统的一例的SSD(Solid State Drive，固态驱动器)100的构成例的方框图。SSD100具备：作为SSD控制器的驱动控制电路4；作为非易失性半导体存储器的NAND型闪速存储器(以下简称NAND存储器)10；起到缓冲存储器、操作用存储区域等的功能的例如易失性半导体存储器构成的RAM20；ATA接口(ATA I/F)2等的存储器连接接口等。SSD100经由ATA I/F2与个人电脑或者CPU芯片等的主机装置(以下简称主机)1连接，起到主机1的外部存储器的功能。

NAND存储器10存储由主机指定的用户数据，并存储RAM20管理的管理信息以用于备份。NAND存储器10具有使多个存储单元矩阵状排列的存储单元阵列，各个存储单元可使用上位页面及下位页面进行多值存储。NAND存储器10由多个存储芯片构成，各存储芯片通过排列多个数据删除单位即物理块而构成。另外，NAND存储器10中，按每个物理页面进行数据的写入及数据的读出。物理块由多个物理页面构成。图1中，NAND存储器10经由4信道(4ch：ch0～ch3)与驱动控制电路4内部的NAND控制器113并行连接，可使4个信道(channel)并行工作要素10a～10d并行工作。信道数不限于4个，可采用任意的信道数。