[发明专利]一种基于FPGA的SFI4.1装置

说明书

技术领域

本发明涉及OTN(光传送网)技术领域，具体说是一种基于FPGA(现场可编程门阵列)的SFI4.1(串并行转换器与成帧器间并行接口)装置。尤指一种采用OIF(光互联论坛)提出的SFI4.1标准，在FPGA内部实现10G信号接收与发送的装置。

背景技术

光互联论坛(OIF)提出的SFI4.1主要是应用在SONET(同步光纤通信网)、SDH(同步数字系列)、OTN(光传送网)等系统中，实现STS-192(同步传递信号)、STM-64(同步传递模式)、OTU2(光通路传送单元)、ODU2(光通路数据单元)等信号间的连接。在SONET/SDH中传送的是9953.28Mb/s的STS-192、STM-64信号，通过16对622.08Mb/s的差分数据线和1对差分随路时钟来传送。在OTN系统中传送的是10709.225316Mb/s的OTU2信号，通过16对669.33Mb/s的差分数据线和1对差分随路时钟来传送；或传送10037.273924Mb/s的ODU2信号，通过16对627.33Mb/s的差分数据线和1对差分随路时钟来传送。这种多路数据和时钟组合在一起称为源同步并行总线。SFI4.1就是通过这种源同步并行总线连接成帧器和串并行转换器。STS-192、STM-64，OTU2，ODU2等信号统称为10G信号。

在实际的系统设备中，一些ASIC(专用集成电路)芯片的10G信号接口，都采用OIF提出的串并行转换器与成帧器间并行接口(SFI4.1)，SFI4.1使用时钟与多路数据信号组成的源同步并行总线传输数据信息。SFI4.1对于ASIC芯片之间对接比较容易，但对采用SFI4.1接口传输的10G信号进行自定义应用处理时，必须使用FPGA来设计这一接口，以便在FPGA内部进行逻辑设计，满足应用要求。采用SFI4.1传输的10G信号接口需要实现16路并行高速源同步数据的接收和发送，由于在FPGA内部各路数据及时钟的布线延时存在差异，影响数据的正确接收与发送，使得采用SFI4.1传输的10G信号接口在FPGA上实现存在困难。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种基于FPGA的SFI4.1装置，解决了采用OIF提出的SFI4.1传输10G信号的接口标准在FPGA器件中的设计，在FPGA器件中具体的实现了这一设计方案，并能正确的接收和发送高速并行数据。

为达到以上目的，本发明采取的技术方案是：

一种基于FPGA的SFI4.1装置，其特征在于：该装置内用FPGA实现SFI4.1接口，通过SFI4.1接口分别连接FPGA器件与OTN系统中ASIC芯片，在ASIC芯片和FPGA器件上共用参考时钟REFCLK，且数据发送方向的发送时钟均直接采用参考时钟REFCLK，接收方向的接收时钟则直接采用随路时钟处理。

在上述技术方案的基础上，所述用FPGA实现的SFI4.1接口包括源同步接口的发送方向模块和源同步接口的接收方向模块；

所述源同步接口的发送方向模块，用于实现FPGA内部上一级处理模块输入的64路156.83Mb/s的并行数据到16路627.33Mb/s的并行差分数据输出的转换，同时发送出与数据随路的627.33M差分时钟；

所述源同步接口的接收方向模块，通过动态的调整随路差分时钟CLOCK_RX_P、CLOCK_RX_N输入后的相位，采用ISERDES实现外部输入的16路627.33Mb/s并行差分数据到64路156.83Mb/s并行数据的转换，得到经过源同步接收处理后的64路并行数据。

在上述技术方案的基础上，FPGA内部上一级处理模块输入的64路并行数据DATA[63:0]，通过16个输出串行器OSERDES输出16路并行数据：DATA_TX[15:0]；然后通过16个增强型差分输出驱动器OBUFDS_LVDSEXT_25输出16路并行差分数据对：DATA_TX_P[15:0]、DATA_TX_N[15:0]；

参考时钟REFCLK分别送入一个时钟驱动器BUFR和一个时钟驱动器BUFIO；

时钟驱动器BUFIO用于驱动位于输入输出端口附近的专用时钟布线资源，送出高质量的时钟资源，送出的时钟资源到达输入输出端口处的各种处理组件的时钟输入端；

时钟驱动器BUFR用于驱动区域的时钟布线资源，同时时钟驱动器BUFR根据参数对输入的时钟进行分频输出，分频因子为4；