[发明专利]交替排列的P型和N型半导体薄层结构的制作方法及器件

说明书

技术领域

本发明涉及半导体集成电路领域，特别是涉及一种交替排列的P型和N型半导体薄层结构的制作方法。本发明还涉及一种超级结功率NMOSFET器件，以及一种超级结功率NMOSFET器件制作方法。

背景技术

超级结MOSFET(结合图1所示)采用新的耐压层结构-利用一系列的交替排列的P型和N型半导体薄层(或称半导体柱层)，在截止状态下P型和N型区在较低电压下就完全耗尽，承受高的电压，因此可以使P型区和N型区都在相对高掺杂浓度下实现高的击穿电压；在导通状态下，由于N区具有相对高的掺杂浓度(一般可以做到常规VDMOS的N区掺杂浓度的10倍以上)，从而获得低导通电阻；超级结MOSFET由于同时可以获得低导通电阻和高击穿电压，打破了传统功率MOSFET理论极限，获得了广泛重视。

该器件的结构和制作方法可分为两大类：第一类是利用多次光刻-外延成长和注入来获得交替排列的P型和N型掺杂区。第二类是在N型硅外延层上开沟槽，往沟槽中填入P型多晶，或倾斜注入P型杂质，或填入P型外延。上述第一类工艺不仅工艺复杂，实现难度大，而且成本很高。第二类工艺中，利用P型外延填满沟槽的方式虽然工艺难度较大，但由于其拥有成本低的特点，很有应用前景。

为了得到更低的比抵抗电阻，一方面可以通过提高交替排列的P/N薄层中N型和相应的P型杂质浓度的方式实现；但是提高杂质浓度会带来击穿电压的下降，为了维持同样的击穿电压，就需要减小每个P/N单元(一个P型和一个N型半导体薄层)的尺寸，在一定击穿电压下能得到的最小比抵抗电阻与每个P/N单元尺寸的关系参见图11所示。由于击穿电压的需要，P/N薄层(即交替排列的P型和N型半导体薄层)的厚度不能减小，因此每个P/N薄层的高宽比增大，沟槽刻蚀和P型硅填入的工艺难度很大。另一方面是在交替排列的P/N薄层中，增大N型薄层所占的比例；例如，使P型薄层横向尺寸与N型薄层横向尺寸的比例从一般的1∶1增加到1∶2或1∶10；但增加了两者的比例之后，就需要使P型薄层的杂质浓度相应的增加，因此对P型薄层的杂质浓度的变化的要求就需要提高。当P型薄层是通过沟槽填充来获得时，要精确控制和检测它的杂质浓度就很困难，同时，P型薄层尺寸的缩小使得沟槽的刻蚀和填充的工艺难度都增大了。

发明内容

本发明要解决的技术问题是提供一种交替排列的P型和N型半导体薄层结构的制作方法，其实现的工艺难度减小；为此，本发明还要提供一种按照前述方法制作的超级结功率NMOSFET器件，以及一种超级结功率NMOSFET器件制作方法。

为解决上述技术问题，本发明的交替排列的P型和N型半导体薄层结构的制作方法包括如下步骤：

步骤一、在硅基片上，采用外延生长的方法生长交替排列的结构中横向尺寸小的半导体薄层；

步骤二、在步骤一所形成的半导体薄层中形成横向尺寸大的半导体薄层所需的沟槽；

步骤三、在所述沟槽中外延生长交替排列的结构中横向尺寸大的半导体薄层，填充所述沟槽；

步骤四、利用回刻或化学机械研磨进行沟槽表面平坦化，得到P型和N型交替排列的半导体薄层结构。

上述方法中：

所述小的半导体薄层，其横向尺寸为0.5-6微米；所述大的半导体薄层，其横向尺寸为小的半导体薄层横向尺寸的1-10倍。

步骤二所形成的沟槽，可以利用氧化硅、氮化硅、氮氧化硅或者它们的组合做为刻蚀的掩膜。

所述交替排列的P型和N型半导体薄层沿其垂直于硅基片表面方向上的掺杂杂质的浓度分布可以是P型和N型都是均匀的；也可以一种是均匀的，另一种是单调变化的；或者两种都是单调变化的。

步骤一外延生长时的温度为650℃至1200℃。步骤三所述外延生长时的温度为650℃至到1200℃。

步骤三中所述外延生长可以是从沟槽侧壁和底部同时成长，也可以只从沟槽底部开始成长。步骤三中所述外延生长是选择性的外延生长。步骤三中所述外延生长的半导体薄层的杂质浓度按步骤一中外延生长的半导体薄层的杂质浓度进行实时微调。

按照上述方法制作的超级结功率NMOSFET器件，其中，交替排列的P型和N型半导体薄层中，P型半导体薄层的横向尺寸与N型半导体薄层的横向尺寸的比为1∶1到1∶10。

所述超级结功率NMOSFET器件的制作方法，包括如下步骤：

步骤1、在高掺杂的N+硅基片上外延生长N-外延层到1-10微米；

步骤2、在所述N-外延层上生长一层P型外延层；