[发明专利]降低外延工艺中自掺杂与外扩散的方法

说明书

技术领域

本发明涉及一种半导体集成电路制造工艺，特别是涉及一种外延工艺。

背景技术

外延就是在单晶衬底上淀积一层单晶层，新淀积的这一层称为外延层。外延工艺分为同质外延和异质外延两种。同质外延就是外延层和衬底材料相同，例如在硅衬底上外延硅。异质外延就是外延层和衬底材料不一致，例如在硅衬底上外延氧化铝。外延工艺在双极器件、CMOS、硅基BiCMOS、锗硅BiCMOS和BCD等器件制造中有着广泛的应用。

请参阅图1，这是有埋层的衬底进行外延生长工艺后的硅片剖面示意图。硅衬底10中具有埋层11，在硅衬底10表面通过外延工艺生长一层外延层20，外延层20例如是单晶硅。

在外延生长过程中，可能会产生自掺杂和/或外扩散现象。自掺杂现象是指衬底中的杂质由于蒸发或受外延工艺影响而进入外延反应的气体中，从而导致外延层的掺杂不均匀。外扩散现象是指衬底中的杂质扩散到外延层，从而导致外延层的掺杂不均匀。

自掺杂和/或外扩散现象会对载流子的分布、电阻率大小及均匀性、器件的最终性能造成很大的不良影响。为了抑制自掺杂和外扩散，目前采用的手段是在外延过程中精确而细微地调节工艺参数，例如反应时间、温度、气体流量等，从而尽量保证外延层的均匀性。

发明内容

本发明所要解决的技术问题是提供一种新的外延工艺，可以尽可能抑制有埋层的衬底进行外延工艺时自掺杂和外扩散所带来的不利影响。

为解决上述技术问题，本发明降低外延工艺中自掺杂与外扩散的方法为：在外延工艺之前，通过离子注入工艺在衬底中形成阻挡层，阻挡层的上表面与埋层的上表面为同一高度或更高。

所述阻挡层是在衬底中注入碳或氟而形成的。

本发明可以显著降低衬底中有埋层的情况下进行外延工艺时，自掺杂和外扩散对外延层生长所带来的不利影响。

附图说明

图1是有埋层的衬底进行外延生长工艺后的硅片剖面示意图；

图2a～图2h是本发明衬底中埋层与阻挡层的深度示意图。

图中附图标记说明：10-硅衬底；11-埋层；12-阻挡层；20-外延层。

具体实施方式

本发明适用于衬底中有埋层的情况下进行外延生长的情形。衬底中的埋层是通过离子注入工艺在衬底中注入p型或n型元素而形成的。常用的p型元素例如硼(B)。常用的n型元素例如磷(P)、砷(As)、锑(Sb)。本发明在衬底中通过离子注入工艺注入碳(C)、氟(F)等元素，从而在衬底中形成阻挡层。阻挡层元素可以抑制埋层元素的外扩散，从而降低了埋层元素对外延工艺的自掺杂和外扩散影响。

在进行外延工艺之前，衬底中已经通过离子注入工艺形成埋层。本发明用于形成阻挡层的离子注入工艺可以在用于形成埋层的离子注入工艺之前、之后或同时进行，但必须要在外延工艺之前。

阻挡层中的掺杂浓度可以比埋层中的掺杂浓度更大、更小或相等。

阻挡层的上表面与埋层的上表面为同一高度或更高，具体包括以下两种情形：

第1种，阻挡层整体在埋层的上方，两者没有交集。

例如图2a所示，硅衬底10中具有埋层11和阻挡层12，硅衬底10之上具有外延层20。其中阻挡层12的上表面和下表面均在埋层11的上表面之上。

又如图2b所示，阻挡层12的下表面与埋层11的上表面为同一高度。

第2种，阻挡层与埋层有交集。

例如图2c所示，阻挡层12的上表面在埋层11的上表面之上，阻挡层12的下表面在埋层11的上表面与下表面之间。

又如图2d所示，阻挡层12的上表面在埋层11的上表面之上，阻挡层12的下表面与埋层11的下表面为同一高度。

又如图2e所示，阻挡层12的上表面在埋层11的上表面之上，阻挡层12的下表面在埋层11的下表面之下。

又如图2f所示，阻挡层12的上表面与埋层11的上表面为同一高度，阻挡层12的下表面在埋层11的上表面与下表面之间。

又如图2g所示，阻挡层12的上表面与埋层11的上表面为同一高度，阻挡层12的下表面与埋层11的下表面为同一高度。

又如图2h所示，阻挡层12的上表面与埋层11的上表面为同一高度，阻挡层12的下表面在埋层11的下表面之下。

下面以一个具体的实施例介绍一下衬底中形成埋层、阻挡层以及进行外延生长所需的工艺步骤：

第1步，在硅衬底上淀积或热氧化生长一层二氧化硅，作为离子注入掩蔽层。