[发明专利]一种半导体结构及其制造方法

说明书

技术领域

本发明通常涉及一种半导体结构及其制造方法，具体来说，涉及一种具有更好性能的互连结构(Interconnect)的半导体结构及其制造方法。

背景技术

随着半导体技术的飞速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，CMOS(互补型金属氧化物半导体)器件和金属连线等部件的尺寸需要进一步缩小，这使得器件的速度越来越快，由于金属连线的尺寸变小同时也导致了金属连线的电阻越来越大，因此出现了金属连线的信号传输速率跟不上器件的速度的问题。

在跨入纳米时代以后，随着器件尺寸的进一步缩小，局部互连结构，包括一体成型的通孔和金属走线，被具有更小电阻率和更高抗电迁移率的金属铜或其他材料取而代之。然而这些金属材料中的金属离子很容易扩散到半导体结构中，导致器件结构的短路或其他性能不良的问题。

因此，有必要提出一种新型的半导体结构及其制造方法，以解决上述互连结构中存在的问题。

发明内容

本发明提供了一种半导体结构的制造方法，所述方法包括：提供半导体衬底，所述半导体衬底上包括器件结构；在所述器件结构上形成层间介质层，以及图形化所述层间介质层以形成沟槽，所述沟槽包括一体成型的通孔槽和导电连线槽，所述导电连线槽位于通孔槽之上；在所述沟槽内形成填满所述沟槽的导电层，所述导电层与所述器件结构电连接；其中，所述导电层中包括导电材料和被所述导电材料包围的纳米管/线层。

本发明还提供了根据上述方法形成的半导体结构，所述结构包括：半导体衬底，所述半导体衬底上包括器件结构；形成于所述器件结构上的层间介质层，所述层间介质层中有沟槽，所述沟槽包括一体成型的通孔槽和导电连线槽，所述导电连线槽位于通孔槽之上；填充于所述沟槽中的导电层，所述导电层与所述器件结构电连接；其中，所述导电层中包括导电材料和被所述导电材料包围的纳米管/线层。

本发明实施例所述的半导体结构制造方法形成的金属连线和通孔一体成型的互连结构，由包括导电材料和导电材料包围的纳米管/线层形成，由于纳米管/线具有独特的物理结构和物理化学性质，使导电层具有好的导热性、导电性及高抗电迁移率，进而提高导电层的信号传输速率，使其信号传输速率与不断提高的器件速度相匹配。此外由于碳纳米管/线为单层碳原子或金属原子形成的结构，有利于阻挡导电材料中的金属或其他离子向半导体结构中的其他位置扩散，能够得到优质的互连接触，减少半导体结构中的短路现象。

附图说明

图1示出了根据本发明的实施例的半导体结构的制造方法流程图；

图2-14示出了根据本发明的实施例的半导体结构的各个制造阶段对应的截面示意图；

图15示出了本发明实施例中竖直方向的纳米管/线的示意图；

图16示出了本发明实施例中水平方向的纳米管/线的示意图；

图17示出了本发明实施例中纳米管/线网的示意图。

具体实施方式

本发明通常涉及制造半导体结构的方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

参考图1，图1示出了根据本发明的实施例的半导体结构的制造方法的流程图。在步骤S01，参考图2，提供半导体衬底200，所述半导体衬底200上包括器件结构300，参考图3。衬底200包括位于晶体结构中的硅衬底(例如晶片)，还可以包括其他基本半导体或化合物半导体，例如Ge、SiGe、GaAs、InP、Si:C或金刚石等。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底200可以包括各种掺杂配置。此外，可选地，衬底200可以包括外延层，可以被应力改变以增强性能，以及可以包括绝缘体上硅(SOI)结构。