[发明专利]MOS晶体管源漏应力区的形成方法及MOS晶体管制作方法

说明书

技术领域

本发明涉及半导体技术领域，更具体地，本发明涉及一种MOS晶体管源漏应力区的形成方法及MOS晶体管制作方法。

背景技术

随着集成电路制造技术的不断发展，MOS晶体管的特征尺寸也越来越小。然而，在MOS晶体管特征尺寸不断缩小的同时，器件功耗与速度之间的矛盾日益凸显，并阻碍了集成电路技术的进一步发展。

提高MOS晶体管沟道区的载流子迁移率是解决所述功耗-速度矛盾的有效手段。在沟道区载流子迁移率大幅提升的基础上，MOS晶体管可以采用较低的电源电压以降低功耗；同时还可以保证器件有足够的电流驱动能力与速度。通常的，在沟道区引入应力来提高载流子迁移率是一种行之有效的方法。对于MOS晶体管而言，沟道区引入的应力可以改变衬底的晶格结构，进而影响沟道区的能带结构，从而影响沟道区的载流子迁移率。

中国专利申请200610146392.8即公开了一种采用双应力记忆技术(Stress Memory Technique，SMT)在MOS晶体管中引入应力的方法。在该方法中，在MOS晶体管的栅极结构(包含侧壁)形成之后，会分别在NMOS晶体管区域以及PMOS晶体管区域的半导体衬底上沉积具有张应力与压应力的薄膜，并通过后续的退火处理将所述应力薄膜中的应力引入MOS晶体管的沟道区中。对于NMOS晶体管而言，沟道区的张应力可以提升驱动电流(对应于电子迁移率的提高)，而对于PMOS晶体管而言，沟道区的压应力可以提升驱动电流(对应于空穴迁移率的提高)。

然而，随着器件特征尺寸降低到45纳米以下，器件间距越来越小。相应的，栅极两侧的源漏区上可以用于沉积应力薄膜的区域也越来越窄，特别在侧壁形成之后，已很难再在衬底上沉积应力分布较为均匀的薄膜。

发明内容

本发明解决的问题是提供一种MOS晶体管源漏应力区的形成方法及MOS晶体管制作方法，以简便易行的方法在MOS晶体管的沟道区中引入了应力，所述引入的应力提高了沟道区载流子迁移率，进而提高了MOS晶体管的驱动能力。

为解决上述问题，本发明提供了一种MOS晶体管源漏应力区的形成方法，包括：

提供半导体衬底，在所述半导体衬底上形成牺牲栅；

对所述半导体衬底进行离子注入，在牺牲栅两侧的半导体衬底中形成非晶区；

在所述半导体衬底上形成包含固有应力的应力介电层；

对所述半导体衬底进行退火处理，在牺牲栅两侧的非晶区位置形成源漏应力区。

可选的，为形成MOS晶体管，还包括：

在形成源漏应力区后，各向异性刻蚀所述应力介电层，在牺牲栅两侧形成侧壁；

在形成侧壁之后，在牺牲栅两侧的半导体衬底中形成浅、深掺杂区；

采用栅极替换工艺在所述侧壁间形成金属栅极与高k介电材料形成的栅介电层。

与现有技术相比，本发明具有以下优点：

1.具有固有应力的应力介电层形成于不包含侧壁的半导体衬底及栅极上，栅极两侧待形成源漏区的区域仍具有较宽的面积，这大大降低了应力薄膜的形成难度；

2.应力层通过源漏区位置预先非晶化的半导体衬底将应力转移到源漏区中，并影响沟道区的应力特性，所述沟道区的应力变化提高了载流子迁移率，进而增强了MOS晶体管的驱动能力。

附图说明

图1示出了本发明MOS晶体管源漏应力区形成方法的流程。

图2至图9示出了采用本发明MOS晶体管源漏应力区的形成方法制作CMOS晶体管的流程。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术部分所述，现有技术往往通过在包含有侧壁的栅极结构两侧沉积应力薄膜以引入应力。但随着器件特征尺寸降低到45纳米以下，器件间距越来越小，栅极两侧的源漏区上可以用于沉积应力薄膜的区域也越来越窄，特别在侧壁形成之后，已很难再在衬底上沉积应力分布较为均匀的薄膜。