[发明专利]集成电路三维存储器阵列及制造方法

说明书

技术领域

本发明是有关于一种高密度存储器元件，且特别是有关于一种存储器元件，其中排列存储单元的多个平面以提供三维3D阵列。

背景技术

随着集成电路中元件的关键尺寸缩小至一般存储单元技术的极限，设计者已留意用于叠层存储单元的多个平面的技术，以达到较大的储存容量及达到每位较低的成本。举例来说，Johnson等人在2003年11月的IEEE固态电路期刊第38卷第11期的“512-Mb PROM With a Three-DimensionalArray of Diode/Anti-fuse Memory Cells”，已实施用于反熔丝存储器的交点(cross-point)阵列技术。在Johnson等人描述的设计中，提供多层的字线及位线，及位于交点的存储器构件。存储器构件包括连接至字线的p+多晶硅阳极，及连接至位线的n-多晶硅阴极，阳极及阴极通过反熔丝材料分开。

在Johnson等人描述的工艺中，每一存储层存在多个关键光刻步骤。因此，需要制造元件的关键光刻步骤的数目随着实行的层的数目而倍增。关键光刻步骤是昂贵的，因此希望在制造集成电路中最小化关键光刻步骤。因而，虽然使用3D阵列达到较高密度的优势，较高的制造成本限制此技术的使用。

用于3D反熔丝存储器的技术在一起申请中的名称为“INTEGRATEDCIRCUIT 3D MEMORY CELL AND MANUFACTURING METHOD”的美国专利申请案中描述，申请案第12/430,290号于2009年4月27日申请，其揭露内容在此并入本文参考。

发明内容

有鉴于此，本发明的主要目的是希望提供具有高密度及低制造成本的包括可靠的、非常小的存储器构件的三维集成电路存储器的结构。

描述的集成电路上的存储器元件包括双存储单元单元结构的3D存储器阵列，双存储单元单元结构包括可编程电阻构件，例如反熔丝。3D阵列包括通过绝缘层互相分开的多个图案化导体层。集成电路上包括存取元件阵列，存取元件阵列经排列以提供延伸至3D阵列中的个别导体柱的存取。图案化导体层包括邻接导体柱的左侧及右侧导体。此定义导体柱与邻接左侧及右侧导体之间的左侧及右侧界面区。在左侧及右侧界面区中提供存储器构件，每一存储器构件包括可编程构件及整流器。

此处描述的元件包括耦合至存取元件阵列的列译码器电路及行译码器电路，列译码电路及行译码电路经排列以选择导体柱阵列中的个别导体柱。此外，左及右平面译码电路耦合至多个图案化导体层中的左侧及右侧导体。译码电路经排列以正向偏压选择图案化导体层中左侧及右侧界面区中选择(selected)存储单元中的整流器，而反向偏压非选择存储单元中的整流器。

在此处描述的结构中，阵列中的导体柱包括具有第一导电型的半导体材料且与对应的存取元件电性交流。此外，左侧及右侧导体包括具有第二导电型的半导体材料，使得每一存储器构件中的整流器包括p-n结。

在每一层中的左侧及右侧导体具有着陆区，着路区不会被上覆的图案化导体层中任何左侧及右侧导体所覆盖。导体线(例如，金属插塞)经通孔延伸至多个图案化导体层及接触着路区。左侧及右侧连接器例如在图案化金属化层中，在多个图案化导体层上方且接触通孔中的导体线，并提供至译码电路的连接。

亦描述一种存储器元件的制造方法。首先，通过形成多个导体材料的毯覆层及多个导体材料的毯覆层之间的绝缘材料的毯覆层以形成叠层，来形成多个图案化导体层。然后，刻蚀叠层(例如，通过在叠层中形成沟道)以定义左侧及右侧导体。在沟道的侧壁上沉积存储器材料的层，接着，以导体材料(例如，掺杂半导体)填入沟道。之后，将沟道内的导体材料图案化，以形成导体柱。继之，在柱之间填入绝缘材料。

通过在导体柱与所要平面中选择左侧或右侧导体线之间施加电压偏压以崩溃(breaks down)反熔丝材料来编程存储单元，或用其它方式来编程界面区中的可编程电阻存储器构件。整流器(通过在界面区中的p-n结建立或用其它方式建立)提供柱内不同层上存储单元之间的隔离。

可以检阅附图以理解本发明的其它方面及优点，以下为详细的描述及权利要求范围。

附图说明

图1绘示3D反熔丝存储器结构的X-Z切片的示意图，如此处所描述。

图2绘示3D反熔丝存储器结构的X-Y水平面的示意图，如此处所描述。

图3显示图1及图2的3D反熔丝存储器结构中使用的单元存储单元的双存储单元单元结构及符号。

图4为此处描述的部分3D反熔丝存储器结构的透视图。