[发明专利]半导体器件及其制造方法

说明书

本申请基于日本专利申请No.2009-194665，其内容通过引用结合于此。

技术领域

本发明涉及一种存储器嵌入式逻辑半导体器件及其制造方法，在该半导体器件中，存储器部和逻辑电路集成在同一半导体衬底上。

背景技术

在存储器嵌入式逻辑LSI中，存储器部和逻辑电路集成在同一半导体衬底上。由于动态随机存取存储器(DRAM)的单元面积小于静态RAM(SRAM)的单元面积，因此DRAM嵌入式逻辑LSI具有的优点在于能够嵌入大容量存储的存储器器件，并且另一方面，其具有的缺点在于除了形成逻辑电路的工艺之外还需要DRAM形成工艺，这导致高的制造成本。作为DRAM存储器单元的结构，被称作堆叠型和沟槽型的两种结构是已知的。在沟槽型中，由于蚀刻导致在半导体衬底中形成深的凹槽，并且电容器材料掩埋在该凹槽中。为此，问题在于，必须以高精度形成具有高纵横比的凹槽，并且需要在所形成的凹槽内均匀地形成电容器绝缘膜，这导致难以变薄。

同时，堆叠型被分为位线上电容器(COB)型和位线下电容器(CUB)型。CUB型结构是其中电容器被形成在比位线更靠下的层中的结构。另一方面，在COB型结构中，电容器被形成在比位线更靠上的层中。通常，COB型结构在变薄方面相对于CUB型结构具有优势。在例如日本未审专利公布No.2002-353334中公开了这种COB型结构。

下文中，将概述包括日本未审专利公布No.2002-353334中公开的COB型结构的DRAM嵌入式逻辑半导体器件。图1是半导体器件的示意性横截面图。如图1中所示，半导体器件包括在同一半导体衬底11上的其中形成存储器单元的DRAM区和其中形成逻辑电路的逻辑区。在半导体衬底11上，顺序地堆叠第一绝缘膜19、第二绝缘膜25、第三绝缘膜40、第四绝缘膜43和第五绝缘膜44。

在DRAM区中，在第二绝缘膜25中形成的凹槽内形成位线34，在比位线34更靠上的第三绝缘膜40的凹部41中形成具有金属-绝缘体-金属(MIM)结构的电容器(电容元件)42。在第一绝缘膜19和第二绝缘膜25中分别形成接触孔20和38，并且将引出电极(takeoff electrode)21和存储节点接触插塞39掩埋在接触孔20和38中。引出电极21和存储节点接触插塞39电连接在MOS晶体管的杂质扩散区13与电容器42之间。互连凹槽151和152被形成在最上层的第五绝缘膜44中，以及由铜等制成的互连161和162掩埋在互连凹槽151和152中。互连161通过电极141被连接到电容器42。

另一方面，在逻辑区(标准电压逻辑区和高电压逻辑区)中，形成穿过第二绝缘膜25、第三绝缘膜40和第四绝缘膜43的接触孔133、134、137、135和136。引出电极(接触插塞)143、144、147、145和146分别掩埋在接触孔133、134、137、135和136内。另外，引出电极(接触插塞)59和69掩埋在第一绝缘膜19中形成的接触孔内。引出电极59和69通过硅化物膜连接到杂质扩散区(源区和漏区)55和65。互连凹槽153、154、155和156被形成在最上层的第五绝缘膜44中，由铜等制成的金属互连163、164、165和166被掩埋在互连凹槽153、154、155和156中。引出电极59、69、143至147电连接在最上层的金属互连163至166与MOS晶体管的杂质扩散区(源区和漏区)55和65之间。

本发明的发明人已经认识到如下问题。在日本未审专利公布No.2002-353334所公开的半导体器件的COB型结构中，存在如下问题：第二绝缘膜25被形成在第一绝缘膜19上，然后位线34和存储节点接触39平行地形成在第二绝缘膜25中，这导致制造工艺的数目增加。

如上所述，在DRAM区中，在第一绝缘膜19中形成接触孔20，以便将杂质扩散区13连接到电容器42，以及在第二绝缘膜25中形成接触孔38。存储节点接触插塞39和引出电极21堆叠在这些接触孔20和38内。因此，存在的问题在于接触孔20和38的纵横比高，这导致电容器42与杂质扩散区13之间的连接电阻增大。

另一方面，在逻辑区中，通过以下步骤形成引出电极144至146：形成穿过第二绝缘膜25、第三绝缘膜40和第四绝缘膜43的接触孔134至136，并且将诸如钨的金属材料掩埋在这些接触孔134至136中。因此，存在的另一个问题在于接触孔134至136的纵横比高，这导致连接电阻增大。