[发明专利]MOSFET结构及其制作方法

说明书

技术领域

本申请一般地涉及半导体器件及其制作领域，更为具体地，涉及一种MOSFET(金属氧化物半导体场效应晶体管)结构及其制作方法。

背景技术

随着半导体技术的发展，晶体管尺寸不断缩小，器件和系统的速度随之提高。在这种尺寸减小的晶体管中，栅介质层例如SiO₂的厚度也随之变薄。然而，当SiO₂的厚度薄到一定程度时，其将不再能很好地起到绝缘的作用，容易产生从栅极到有源区的漏电流。这使得器件性能极大恶化。

为此，替代常规的SiO₂/多晶硅的栅堆叠，提出了高k材料/金属的栅堆叠结构。所谓高k材料是指介电常数k大于3.9的材料。例如，高k材料可以包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃或La₂O₃等。通过使用这种高k材料作为栅介质层，可以极大程度上克服上述漏电流问题。

在现有技术中已经知道，在作为栅介质层的材料中加入La等材料，将能够有效地降低晶体管的阈值电压(Vt)，这有助于改善器件性能。然而，La等材料的这种降低阈值电压Vt的有效性受到多种因素的影响。例如，在参考文献1(M.Inoue et al，“Impact ofArea Scaling onThreshold Voltage Lowering in La-Containing High-k/Metal GateNMOSFETs Fabricated on(100)and(110)Si”，2009Symposium on VLSITechnology Digest ofTechnical Papers，pp.40-41)中，对La的这种有效性进行了详细的研究，发现存在着较强的窄宽度效应(即，栅极宽度越窄，La的有效性越低)和角效应(即，沟道区的圆角影响La的有效性)。

随着沟道不断变窄，栅介质层的有效性在沟道区的范围内受到影响。因此有必要进一步采取其他措施，以便有效应对阈值电压Vt的降低。

发明内容

鉴于上述问题，本发明的目的在于提供一种金属氧化物半导体场效应晶体管(MOSFET)结构及其制作方法，该MOSFET能够减小阈值电压(Vt)沿沟道长度和宽度方向的变化，从而改善器件性能。

根据本发明的一个方面，提供了一种金属氧化物半导体场效应晶体管(MOSFET)，包括：半导体衬底；栅堆叠，位于半导体衬底上，栅堆叠包括在半导体衬底上依次形成的高k栅介质层和栅极导体层；第一侧墙，至少环绕高k栅介质层的外侧，并由含La氧化物形成；第二侧墙，环绕栅堆叠和第一侧墙的外侧，并比第一侧墙高。

可选地，第一侧墙可以高于栅介质层并低于栅堆叠，如果这种含La的氧化物材料形成在整个栅堆叠外围将会导致栅极寄生电容过大。因而，优选地，第一侧墙比栅介质层高出的高度小于等于10nm。

优选地，高k栅介质层包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、La₂O₃、ZrO₂、LaAlO和TiO₂中任一种或多种的组合。

其中，含La氧化物包括La₂O₃、LaAlO、LaHfO、LaZrO中任一种或多种的组合。

优选地，第一侧墙的厚度小于等于5nm；第二侧墙可以由氮化物形成。

第二侧墙的外侧还可以包括第三侧墙，即第二侧墙位于第一侧墙和第三侧墙之间。第三侧墙可以为氧化物、氮化物或低k材料形成。低k材料可以为SiO₂、SiOF、SiCOH、SiO和SiCO中的任一种或多种的组合。

根据本发明的另一方面，提供了一种制作金属氧化物半导体场效应晶体管(MOSFET)的方法，包括：提供半导体衬底；在半导体衬底上依次形成高k栅介质层和栅极导体层，对高k栅介质层和栅极导体层进行图案化以形成栅堆叠；形成至少环绕高k栅介质层外侧的第一侧墙，第一侧墙由含La氧化物形成，形成环绕栅堆叠和第一侧墙外侧的第二侧墙，第二侧墙比第一侧墙高。

其中，形成第一侧墙的步骤可以包括：淀积第一氧化物层；刻蚀第一氧化物层以形成环绕栅堆叠的预备第一侧墙；以及进一步刻蚀该预备第一侧墙，以形成至少环绕高k栅介质层外侧的第一侧墙。