[发明专利]音频编解码比特级读写加速装置及其加速读写方法

说明书

技术领域

本发明涉及的是一种信号处理技术领域的装置，具体是一种音频编解码比特级读写加速装置及其加速读写方法。

背景技术

在现有的音频编解码算法中，如MP3标准和AAC标准中，常常需要对数据进行比特级的读写操作。例如，熵编码为一种在音频编码过程中经常使用的无失真的编码算法。在熵编码算法中，需要将编出的码字，通常为若干个比特，写入到目标寄存器的从某一特定位置开始的若干个连续比特中。类似地，在音频解码过程中的熵解码算法中，需要将码流中的若干个连续比特读取出来写入目标寄存器从最低位开始的若干个连续比特中。

目前，音频编解码算法通常通过嵌入式处理器或数字信号处理器(DSP)实现。经过对现有技术的检索发现，在一般的嵌入式处理器或DSP中，没有专门的比特级读写操作指令。因此，完成比特级的读操作和写操作通常需要用若干条指令组合而成。这些指令包括移位、逻辑与、逻辑或和移动等等。

经过对现有技术的检索发现，在刘佩林等人编著的《MIPS体系结构与编程》一书中介绍了MIPS32处理器及其指令集。如果使用该处理器进行比特级读写操作，如将某一寄存器R3的[2:0]比特的数据([2:0]表示寄存器的第2比特到第0比特，下同)写到另一寄存器R4的[9:7]比特中，并且写入的方向是由低位到高位的，一般的操作过程如下：

1.对R3进行左移7位操作，并且将结果写入临时寄存器R5中。

指令：DSLL R5，R3，#7

2.对R5进行逻辑与操作，使R5除[9:7]比特外的其余比特为0。

指令：DADDI R6，0，0X7

DSLL R6，R6，#7

ANDI R5，R5，R6

其中：R6为一临时寄存器，下同。

3.对R4进行逻辑与操作，使R4的[9:7]比特变成0，其余比特不变。

指令：XORI R6，R6，0XFFFF

ANDI  R4，R4，R6

4.对R4与R5进行逻辑或操作，将结果写入R4。

指令：OR R4，R5，R4

每次操作时均需要对比特位置进行跟踪运算，以确定写入的位置。本例的一个写操作就需要用到7条指令。此外，在遇到字的边界时，一般的嵌入式处理器或DSP需要从两个32位寄存器中分别读取或写入若干比特，然后进行拼接，比特级读写操作将变得十分复杂，从而需要使用更多条指令完成。

因此，使用一般的嵌入式处理器或DSP实现比特级读写操作时，需要较多的指令数和时钟周期数。比特级读写操作严重降低了处理器或DSP处理音频编解码的速度。

发明内容

本发明针对现有技术存在的上述不足，提供一种音频编解码比特级读写加速装置及其加速读写方法，通过在嵌入式处理器或DSP中增加专门的硬件模块，有效减少比特级读写操作所需要的指令数和时钟周期数，从而减少比特级读写操作所需要的时间，提高音频编解码的速度和效率。

本发明是通过以下技术方案实现的：

本发明涉及一种音频编解码比特级读写加速装置，包括：比特读写模块、位置记录模块、读写方向模块和活跃寄存器标志模块，其中：读写方向模块分别与比特读写模块、位置记录和活跃寄存器标志模块相连并输出读写方向信息，位置记录模块与比特读写模块和活跃寄存器标志模块连接并输出读写位置信息，活跃寄存器标志模块与比特读写模块相连接并输出当前读写寄存器号。

所述的读写方向模块为比特读写方向寄存器(SDIR)，其位宽为1比特，该比特读写方向寄存器用来控制比特读写和跳过的方向，当比特读写方向寄存器为1时，表示比特的读写的方向为低比特位向高比特位，反之表示读写方向为高比特位向低比特位。

所述的比特读写模块包括：两个比特输入输出寄存器(BITIO1和BITIO2)，其位宽均为32比特，其中：第一比特输入输出寄存器的输入端分别于与读写方向模块、活跃寄存器标志模块、位置记录模块和外部数据总线相连接并传输续写方向、当前读写寄存器号、读写位置以及读数据信息，第一比特输入输出寄存器的输出端与外部数据总线相连接并传输写数据信息；第二比特输入输出寄存器的输入端分别于与读写方向模块、活跃寄存器标志模块、位置记录模块和外部数据总线相连接并传输续写方向、当前读写寄存器号、读写位置以及读数据信息，第二比特输入输出寄存器的输出端与外部数据总线相连接并传输写数据信息。第一比特输入输出寄存器和第二比特输入输出寄存器用来充当比特级读操作的数据来源；在进行比特级写操作时，第一比特输入输出寄存器和第二比特输入输出寄存器用来充当比特级写操作的目标。