[发明专利]内容定址存储器及其设计方法

权利要求书

1.一种内容定址存储器，即CAM，包括一项目，该项目包括：

多个数据线；

多个CAM单元，所述多个CAM单元的每个包括一输出以在各自的输出端输出一逻辑状态，在各自输出端的该逻辑状态关联于各自CAM单元的各自数据线的一逻辑状态以及存储在各自CAM单元的数据；以及

一总合电路，具有多个输入及以一输出，该总合电路的所述多个输入的每个适用于接收所述多个CAM单元的其中一个的一输出，根据所述多个CAM单元的每个的输出的逻辑状态，该总合电路适用于输出一逻辑状态在总合电路的输出。

2.如权利要求1所述的内容定址存储器，其中所述多个CAM单元的每个包括一存储单元及一比较器，该存储单元存储数据在各自的CAM单元且该比较器提供该各自的CAM单元的输出的逻辑状态。

3.如权利要求1所述的内容定址存储器，其中该总合电路包括多个阶的逻辑栅；其中该多阶的逻辑栅的每个适用于实施一NAND功能、一AND功能、一NOR功能与一OR功能的至少一个功能。

4.如权利要求1所述的内容定址存储器，其中该总合电路包括一第一阶，包括多个NAND栅、一第二阶，包括多个NOR栅以及一第三阶，包含多个NAND栅，在第二阶的所述多个NOR栅的每个适用于接收第一阶的所述多个NAND栅的一或更多的输出当作输入，该第三阶NAND栅适用于接收该第二阶的所述多个NOR栅的一或更多输出当作输入。

5.如权利要求1所述的内容定址存储器，其中该总合电路包括一第一阶，包括多个NOR栅、一第二阶，包括多个NAND栅以及一第三阶，包含多个NOR栅，在第二阶的所述多个NAND栅的每个适用于接收第一阶的所述多个NOR栅的一或更多的输出作为输入，该第三阶NOR栅适用于接收该第二阶的所述多个NAND栅的一或更多输出作为输入。

6.一种内容定址存储器，包括：

多个项目，一项目包括一多个CAM单元且关联一总合电路，该总合电路包括多个阶的逻辑栅及多个输入，每个输入接收多个CAM单元的一输出；以及

多个数据线，每个数据线关联一项目的所述多个CAM细单元的各自一个，该项目的各自的CAM单元的一输出的一逻辑状态相关于各自数据线的一逻辑状态及存储在各自的CAM单元的数据。

7.如权利要求6所述的内容定址存储器，其中所述多个阶包括一第一阶，包括多个NAND栅、一第二阶包括多个NOR栅，以及一第三阶包括多个NAND栅。

8.如权利要求6所述的内容定址存储器，其中所述多个阶包括一第一阶，包括多个NOR栅、一第二阶包括多个NAND栅，以及一第三阶包括多个NOR栅。

9.一种内容定址存储器，包括：

一第一CAM单元，包括一第一存储器，适用于存储第一数据、一第一比较器，以及一逻辑栅的一第一半个电路，该逻辑栅是一总合电路的一部分；

一第一数据线，该第一比较器适用于接收存储在该第一存储器的该第一数据及该第一数据线上的数据；

一第二CAM细单元，包括一第二存储器，适用于存储第二数据，一第二比较器，以及该逻辑栅的一第二半个电路，该逻辑栅是该总合电路的一部分；以及

一第二数据线，该第二比较器适用于接收存储在该第二存储器的该第二数据以及该第二数据线的数据。

10.如权利要求9所述的内容定址存储器，其中该总合电路包括一第一阶，包括多个NAND栅、一第二阶，包括多个NOR栅，以及一第三阶，包括一NAND栅。

11.如权利要求9所述的内容定址存储器，其中该总合电路包括一第一阶，包括多个NOR栅、一第二阶，包括多个NAND栅，以及一第三阶，包括一NOR栅。

12.一种设计内容定址存储器的方法，包括：

使用一项目，该项目包括多个CAM细单元且关联一总合电路，该总合电路包括多个阶的逻辑栅以及多个输入，每个输入接收一CAM单元的输出；以及

在该总合电路的一阶中选择逻辑栅达到奇数输入脚位，所以一输入脚位与一输出脚位共用一电路布局子插槽。

13.如权利要求12所述的方法，其中该总合变路包括一第一阶，包括多个NAND栅，紧接着一第二阶，包括多个NOR栅，紧接着一第三阶，包括一NAND栅。

14.如权利要求12所述的方法，其中该总合电路包括一第一阶，包括多个NOR栅，紧接着一第二阶，包括多个NAND栅，紧接着一第三阶，包括一NOR栅。