[发明专利]半导体结构的形成方法及半导体结构

说明书

技术领域

本发明涉及半导体制造工艺，特别涉及一种半导体结构的形成方法及半导体结构。

背景技术

半导体器件制造工艺中，为了使位于有源区上的多层结构进行电互连，需要形成有多个互连层。所述互连层可由金属填充形成，以达到连接电路、匹配电路、改变信号相位等各种功能。

如图1所示半导体结构，其形成过程为：提供基底11，所述基底11内形成有导电结构(未图示)，在基底11上形成第一介质层13，刻蚀所述第一介质层13并进行金属填充，以形成第一互连层131、第二互连层132、第三互连层133，所述第一互连层131、第二互连层132、第三互连层133与位于基底11内的导电区域电连接，两两之间通过第一介质层13绝缘。

在所述第一介质层13和第一互连层131、第二互连层132、第三互连层133上形成第二介质层15，通过刻蚀所述第一介质层13以形成开口(未图示)，并对所述开口进行金属填充以形成互连结构151，所述互连结构151仅与第二互连层132电连接，并且与第一互连层131、第三互连层133绝缘。

在申请号为200610025649.4的中国专利申请中，还提供有更多的互连结构的形成方法。

随着制造工艺的发展，半导体器件的尺寸不断减小，位于同一互连结构内的互连层或位于相邻互连结构内的互连层间距也随之减小。有些互连层或互连结构必须保持绝缘性，而有些互连结构或互连层必须保持导电，如果在制造工艺中，控制不合理，导致需绝缘的互连结构或互连层之间形成电连接，则对整个半导体的电学性能造成极大的影响。所以对于互连结构或互连层之间的绝缘性能和导电性能的控制逐渐十分重要。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法及半导体结构，控制互连结构或互连层之间的绝缘性能和导电性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

提供基底，所述基底内形成有导电结构，所述基底上形成有覆盖导电结构的第一介质层，所述第一介质层内具有贯穿其厚度的第一互连层，所述第一互连层与导电结构电连接；

在所述第一介质层和第一互连层上形成刻蚀阻挡层；

在所述刻蚀阻挡层上形成第二介质层；

刻蚀所述第二介质层和刻蚀阻挡层至露出第一互连层及部分第一介质层层，形成开口；

在所述开口内填充满互连结构，所述互连结构与第一互连层电连接。

可选的，所述刻蚀阻挡层为氮化硅或氮氧化硅。

可选的，所述刻蚀阻挡层的形成方法为化学气相沉积法或等离子体增强化学气相沉积法。

可选的，所述刻蚀阻挡层的厚度范围为

可选的，在所述第一介质层形成第一互连层，及在所述第二介质层内形成互连结构为等离子体刻蚀，刻蚀气体为C₅F₈或C₄F₈、O₂和Ar，其中，所述C₅F₈或C₄F₈的流量为5SCCM至40SCCM，O₂流量为5SCCM至40SCCM，Ar流量为100SCCM至500SCCM。

可选的，所述刻蚀的腔体压力为30毫托至100毫托，功率为200瓦至2000瓦，所述刻蚀时间为30秒至120秒。

可选的，所述刻蚀阻挡层的刻蚀为等离子体刻蚀，刻蚀气体为CF₄或CHF₃、O₂和Ar，其中，所述CF₄或CHF₃流量为10SCCM至50SCCM，O₂流量为10SCCM至50SCCM，Ar流量为50SCCM至500SCCM。

可选的，所述刻蚀的腔体压力为30毫托至100毫托，功率为100瓦至1000瓦，刻蚀时间为10秒至120秒。

本发明还提供一种半导体结构，包括：形成有导电结构的基底，位于基底及导电结构上的第一介质层，贯穿第一介质层厚度且与导电结构电连接的第一互连层；位于所述第一介质层和第一互连层上的第二介质层，贯穿所述第二介质层的厚度，且与第一互连层电连接的互连结构；其中，所述第一介质层和第二介质层之间还形成有刻蚀阻挡层，且互连结构贯穿刻蚀阻挡层厚度。

本发明提供一种半导体结构的形成方法，包括：

提供基底，所述基底内形成有导电结构；