[发明专利]一种半导体器件及其制造方法

说明书

技术领域

本发明通常涉及一种半导体器件结构及其制造方法，具体来说，涉及一种减少栅极等效氧化层厚度的半导体器件结构及其制造方法。

背景技术

作为微电子技术核心的CMOS技术已经成为现代电子产品中的支撑力量。随着CMOS器件特征尺寸的不断减小，作为CMOS器件栅介质材料的SiO₂的物理厚度已逐渐临近极限。采用高k栅介质材料和金属栅电极材料，标志着从推出多晶硅栅MOS晶体管以来，晶体管技术的一个突破，具有里程碑作用。高k栅介质材料的引入可以保证在同等等效氧化层厚度(EOT)的情况下，有效地增加栅介质的物理厚度，使得隧穿电流得到有效的抑制；金属栅电极材料的引入不仅消除了多晶硅栅电极的耗尽效应和掺杂原子扩散问题，而且还有效地降低了栅电极的电阻，并解决了高k栅介质材料与多晶硅栅之间的不兼容问题。

目前，有关高k栅介质材料的研究已取得了一定的进展。通过界面控制和成膜工艺优化，可以获得超薄(EOT：0.5nm，物理厚度：2.4nm)、低漏电流(J_g：10A/cm²)的HfO₂高k栅介质绝缘膜。然而通过器件性能测试发现，随着EOT的极度减小(～0.5nm)，平带电压(V_fb)非常明显地向硅的带隙中间值附近偏移。这主要是由于高k栅介质和金属栅电极的兼容性问题和热稳定性问题造成的，并且会极大的增加器件的功耗。此外，V_fb的异常偏移现象是由于栅电极与高k栅介质间的特殊界面特性造成的，例如，多晶硅栅与HfO₂界面处Si-Hf键的形成引起的费米能级钉扎效应、金属栅与高k栅介质界面及高k栅介质与SiO₂界面处偶极子的形成引起的费米能级钉扎效应等。显然，金属栅与高k栅介质结构CMOS器件的阈值电压控制技术研究并不只是和金属栅材料本身的功函数有关，而是要把金属栅与高k栅介质结构作为一个整体来研究。要求NMOS和PMOS器件的阈值电压在保持绝对值大致相等的前提下，还要尽可能的降低阈值电压的数值。利用合适的材料和结构来调节有效功函数，进而降低器件阈值电压是目前最直接、可行和有效的方法。

发明内容

本发明的目的是提供一种通过利用偶极子相消的方法，有效调节阈值电压和减小等效氧化层厚度(EOT)的半导体器件结构及其制造方法。本发明的半导体器件结构包括：半导体衬底；形成于所述半导体衬底上的栅极结构，其中，所述栅极结构包括：在所述半导体衬底上的界面层、在所述界面层上的第一高k栅介质层、在所述第一高k栅介质层上的第二高k栅介质层、在所述第二高k栅介质层上的第三高k栅介质层、在所述第三高k栅介质层上的金属栅层，其中所述第二高k栅介质层的介电常数高于所述第一和第三高k栅介质层的介电常数。

本发明还提供了一种半导体器件的制造方法，该方法包括：提供半导体衬底；在所述半导体衬底上形成界面层；在所述界面层上形成第一高k栅介质层；在所述第一高k栅介质层上形成第二高k栅介质层；在所述第二高k栅介质层上形成第三高k栅介质层；在所述第三高k栅介质层上形成金属栅层；对所述器件进行加工，以形成栅极结构；其中，所述第二高k栅介质层的介电常数高于所述第一和第三高k栅介质层的介电常数。

本发明还提供了另外一种半导体器件，包括：具有第一区域和第二区域的半导体衬底，其中所述第一区域为NMOS器件区域，所述第二区域为PMOS器件区域；形成于所述第一区域上的第一栅极结构和形成于所述第二区域上的第二栅极结构，其中，所述第一栅极结构包括：在所述半导体衬底上的界面层、在所述界面层上的第一高k栅介质层、在所述第一高k栅介质层上的第二高k栅介质层、在所述第二高k栅介质层上的第三高k栅介质层、在所述第三高k栅介质层上的金属栅层，其中所述第二高k栅介质层的介电常数高于所述第一和第三高k栅介质层的介电常数；所述第二栅极结构包括：在所述半导体衬底上的界面层、在所述界面层上的第四高k栅介质层、在所述第四高k栅介质层上的第五高k栅介质层、在所述第五高k栅介质层上的第六高k栅介质层、在所述第六高k栅介质层上的金属栅层，其中所述第五高k栅介质层的介电常数高于第四和第六高k栅介质层的介电常数。